JPH01133375A - 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体材料の基板、第１金属層、ゲート金
属としての第２金属層、第１誘電体層、第１スペーサお
よび第２スペーサを備える自己整合ゲー）ＭＥＳＦＥＴ
の製造方法に関するものである。

〔従来の技術〕

ＭＥＳＦＥＴデバイス特にＧａＡｓ技術に属するものの
製作に対しては、ゲートが自己整合形に形成されるプロ
セスの開発が進められている。その際ゲート領域に加え
てソースＮ域とドレン領域も自己整合形に形成される製
法が重視されている。

更にソース・ドレンおよびゲートに対する金属接触も自
己整合形に作られる完全自己整合方式はソース・ドレン
間隔を従来の製法による場合よりも低下させ、又光リソ
グラフィの併用によってゲート長を０．１μ謬程度まで
減少させることを目的としている。これによって同時に
低下したソース・ゲート間間隔又はｎｏ　ドープ領域と
ゲートの間の間隔は短縮されたゲート長と共に抵抗とキ
ャパシタンスの減少を導き、高周波適格性の達成に対し
て捲めて有効に作用する。

現在行われているＭＥＳＦＥＴの製作法の概要は、文献
「ジャーナル・オプ・ジ・エレクトロケミカル・ソサイ
エテイ（Ｊｏｕｒｎａｌ　ｏｆ　ｔｈｅ　Ｅｌｅｃｔｒ
。

ｃｈｅｓｉｃａｌ　５ｏｃｉｅｔｙ）　ｊ土３３．４０
９Ｃ〜４１６Ｃ（１９８６年）に記載されている。

技術の現状に関しては次の３つの文献が参考になる０文
献「アイ・ビー・エム・テクニカル・ディスクロージュ
ア・プレティン（ＩＢＭ　ＴｅｃｈｎｉｃａｌＤｉｓｃ
ｌｏｓｕｒｅ　Ｂｕ１１ｅｔｉｎ）−＋　２８．９１６
〜９１７頁（１９８５年）には、ソースとドレン傾城お
よびそれらの金ｒｓ′ｒ！ｌ極が自己整合形に形成され
るＭＥＳＦＥＴの製法が記載されている。この場合分子
線エピタキシィ又はＣＶＤ法、イオンエツチング等の公
知技術が利用される。半絶縁性のＧａＡｓ基板の表面に
はｎ型ドープＧａＡｓのチャネル層をエピタキシャル成
長させる。続いてソース９１Ｍとドレン領域の形成のた
め高濃度にｎ型ドープされたＧａＡｓから成る接触層が
作られた後接触用の電極となる金属層が設けられ、例え
ばＳｉｎ。

の絶縁層で覆われる。接触層と金属層と絶縁層を通して
溝がエツチングによって形成され、その側面には別の工
程段において間隔領域（スペーサ）が設けられる０文献
には°“サイドウオール”と呼ばれているこれらのスペ
ーサの間にはゲート電極の金属がとりつけられる。別法
としてチャネル層の形成をやめ、その代わりにスペーサ
のとりつけ前にイオン注入によってチャネル領域に必要
なドーピングを基板に行うことが提案されている。この
製造プロセスには高濃度ｎ型ドープされたソース領域と
ドレン領域の形成に対してエピタキシィ過程の追加が必
要になるという重大な欠点がある。チャネル層の形成に
は別のエピタキシィ過程を必要とするかあるいはチャネ
ル層を後から行うイオン注入によって形成させなければ
ならないが、これには回復処理が必要となるから高温に
おいても安定な金属層とすることが必要である。この後
からのチャネル領域形成がチャネル領域と高濃度ドープ
のソース領域ドレン領域との間に使用に耐える接合を与
えるか否かについては文献に何らの言及も見出せない。

チャネル領域の特別な構造化に関しても何も考えられて
いない。

米国特許第４４７２８７２号明細書に記載されている方
法では、ＧａＡｓ基板表面にドーピングによって能動層
が作られ、その上に溝で分離された金ゲルマニウム合金
から成るオーム接触用の金属層としての層列とアルミニ
ウム層が設けられ、続いて溝の側面にスペーサが形成さ
れる。アルミニウム層を除去した後外部接触用の白金層
が設けられ、その際スペーサによって同時にソースとゲ
ートとドレンの接触が互いに分離される。最後の工程段
の１つにおいてスペーサがゲート金属の一部と共に除去
される。この方法ではソース領域とドレン領域のｎ°型
ドーピングは不可能である。

欧州特許出願公開第８７１０２３９５号公報に記載され
ている製法では、金属接触層と誘電体層が基板上に設け
られ、その際特殊形状のマスク要素を持つ溝が形成され
る。続いて全面的に設けられた等方性誘電体層の異方性
エツチングによりスペーサが形成され、それらの間にゲ
ート金属が設けられる。使用されるドーピング方式に応
じてデー４金属の析出前に凹みを基板表面にエツチング
して、チャネル領域を縮小することができる。

ダミーゲート技術の場合はまずダミーゲートと呼ばれる
補助ゲートを析出させてこれを注入マスクとして使用し
、続く工程段の後でゲート金属で置き換える。この技術
はソース、ドレンおよびゲート領域に関しては自己整合
であるが、対応する接触金属に対しては自己整合ではな
い。

ＮＥＣのスペーサ技術ではオーム接触用の金属がゲート
縁端に対して自己整合形に近づいているので、ｎ゛型領
領域必要でない、断面の大きい単純Ｔゲートは不可能で
あり、構造の繊維化に関しては不利である。

文献ｒＴＥＥＥ　　ｌ５ＳＣＣＪ　１９Ｂ１年、２８１
〜２１９頁に記載されている５ＡＧＦＥＴ法については
種々の変形が研究されているが、その総てにおいてイオ
ン注入後の欠陥回復熱処理に耐えるショットキ接触が必
要となる。これは大きな問題である。この方法はｎ゛型
ビイオン注入ゲート領域に関しては自己整合である。

ＳＡＩ　ＮＴ法の場合ｎ０型イオン注入は５ｌｏｚ被覆
層を備えるフナトレジスト構造によって限定される０種
々の工程段の後にレジスト構造はゲート電極で置き換え
られる。このゲート電極はソースとドレン領域に対して
は自己整合であるが、ソースとドレンの金属接触に対し
てはそうではない。

この場合構造の微細化には非線形光学リソグラフィが必
要である。

〔発明が解決しようとする課題〕

この発明の目的は、できるだけ簡単で又できるだけ少数
の工程段でソースとドレン領域ならびにソースＭｗ４と
ドレン領域の金属電極に対して自己整合ゲートが作られ
、チャネル領域は低い導通電圧と高い降伏電圧が達成さ
れるように構造化が可蛯であるＭＥＳＦＥＴの製造方法
を提供することである。

〔課題を解決するための手段〕

この目的は請求項１に特徴として挙げた工程によって達
成される。

〔作用〕

この発明による製造工程は次のように経過する。

基板表面の層が選択注入によってドープされ、その際生
ずる格子欠陥はアニールされる。このドーピング層の表
面は全面的に第１金属層で覆われ、この層は基板の半導
体材料との間にオーム接触を形成する。第１金属層の上
には全面的に第１誘電体層例えば酸化シリコン層が設け
られる。第１誘電体層の上にフォトレジストマスクが置
かれ、異方性エツチング例えばイオン照射又はＲＩＨに
よりマスクで覆われていないゲート領域用の区域に誘電
体層と金属層を貫通して基板のドーピング層内に達する
溝が形成される。この異方性エツチングは続く工程段と
結びついてＦ−ピング層のドーパント分布を考慮して完
成したゲートが所望の物理特性、特に低い導通電圧と高
い降伏電圧を示すような構造となるようにドーピング層
深くまで続けられる。

レジスト・マスク層が除去され構造化された表面は、等
方性析出例えばＣＶＤにより例えば二酸化シリコンの第
２誘電体層で覆われる。この第２誘電体層は続いてイオ
ンエツチング又はＲＩＥ等の異方性エツチングにより戻
しエツチングされ、前の工程段でエツチングにより形成
された溝の側面にスペーサと呼ばれる間隔区域を残す、
エツチングには例えば六フッ化イオウ（ＳＦ、）又は四
フッ化炭素（ＣＦ４　）をいずれも必要に応じて０２と
共に使用することができる。

スペーサ間の区域では基板のドーピング層の厚さをエツ
チングによって薄くすることができる。

これには塩素を含むガスを使用するかイオン照射する。

これらの処置によりチャネル領域の二回の短縮が実施さ
れ、トランジスタの導通電圧が調整される。続（アニー
ル熱処理により前の工程段で半導体材料内特にソースと
ドレン間の区域に生じた格子欠陥を回復させる。続いて
例えばチタン・白金・金の層列から成るゲート金属電極
をとりつける。ゲート金属電極の構造化は全面析出後の
エツチング又は指向性析出後のひきはがし法による。

〔実施例〕

ゲート領域、ソース領域およびドレンＩ！域を備えるデ
バイスの断面を示す第１図ないし第６図についてこの発
明の詳細な説明する。

第１図はドーピング層１１を備える基板１に第１金属層
２１、第１誘電体層３１および第１レジスト・マスク層
４Ｌ４２を設けた後のゲート区域の断面を示す、垂直方
向の矢印ａは異方性エツチングを表す、このエツチング
過程は破線で示される溝が第１誘電体層３１、第１金属
層２１およびドーピング層１１の上部に形成されるまで
続ける。

第２図には異方性エラチクが終了し第１レジスト・マス
ク層４１．４２が験去された後のゲート区域を示す、エ
ツチングによって作られた溝の下にはドーピング層１１
の薄くなったストライプ形区域がある。溝の側面の底に
近い部分にはドーピングＦｉ１１の表面に向か、ての立
ち上り１１ａが形成されている。

第３図には第２誘電体１１３２の等方性析出後のゲート
区域を示す、垂直方向の矢印すは続いて行われる異方性
エツチングを表す。このエツチング過程に際して第２誘
導体層３２は至る所で垂直方向即ち矢印の方向に等しい
厚さだけ戻しエツチングされ、同時に第１誘電体層３１
上に置かれている第２誘電体層３２の部分が完全に除去
される。

このエツチング過程の異方性の結果として前の工程段に
おいてエツチングされた溝の側面に２つの間隔区域、即
ち第１スペーサ５１と第２スペーサ５２が残される。

上記のエツチング過程が終わった後のゲート区域の構成
を第４図に示す、このエツチングは基板ｌのドーピング
層内部にまで達し得るものであって、それによりドーピ
ング層の中央部には更に薄くなった部分が作られ、新た
な立ち上がり１１ｂが形成される。この場合基板のドー
ピング層１１は約１．２−の外側立ち上がり１１ａと約
０．３μｍの内側立ち上がり１１ｂをもつことになる６
内方区域のエツチングによってドーピング層の厚さを更
に低減させることにより、トランジスタの入力電圧を所
定の値に調整することができる。外側立ち上がり１１ａ
と内側立ち上がり１１ｂの姐合わせによって生じた二段
立ち上がりにより、導通電圧を低くすると同時にゲート
とソース又はドレンの間の降伏電圧を高くすることがで
きる。

第２レジスト・マスク層４３．４４をとりつけてゲート
金属層を異方性析出させ、第２金属層２２．２３．２４
を形成した後のゲート区域の構成を第５図に示す、この
第２金属層はゲート電極を形成する第１部分２２と第２
レジスト・マスク層４３．４４上の第２部分２３．２４
からなる。この第２部分２３．２４は第２レジスト・マ
スク層４３．４４と共に除去される。

この最後の工程段が終わって完成したゲートを第６図に
示す、このゲートはドーピング層１１をもつ基板１から
成り、ドーピング層の表面には外側立ち上がり１１ａと
内側立ち上がり１１ｂが形成され、その上に置かれる金
属層２１と誘電体層３１にはスペーサ５１と５２をもつ
溝が作られ、更にその上にゲート金属２２が設けられて
いる。

〔発明の効果〕

この発明の製法ではオーム接触用の金属層が注入ドーピ
ングによる欠陥の回復処理と同時に合金化される必要が
ないため、オーム接触材料には従来からのものと高温に
耐えるものとの双方が使用される。更にこの発明の製法
は自己整合であると同時に能動区域においてＧａＡｓ表
面を安定化する。従来の光学リソグラフィでは製作可能
の最微構造が０．７μ翔付近であるのに対して、この発
明の製法によればゲート長が０．１μ−のＭＥＳＦＥＴ
の製作が可能である。このように小さいゲート長にも拘
らずゲート金属電極断面は大きくすることができるから
、大きなゲート幅が実現できる。

構造化過程の全体は乾式エツチング技術によることがで
きるから、使用される金属は総て高温耐性のもの（耐火
金属）であってよい。

【図面の簡単な説明】

第１図ないし第６図はこの発明によるＭＥＳ　ＦＥＴ製
造工程の種々の段階においてのゲート区域の断面構成を
示す。 ｌ・・・半導体基板 １１・・・ドーピング層 ２１．２２・・・金属層 ３１．３２・・・誘電体層 ４１．４２・・・レジスト・マスク層 ５１．５２・・・スペーサ ＩＧ２ ＦＩＧ３ ＦＩＧ　４ ＦＩＧ５ ＦＩＧ　６

Claims (1)

1. 【特許請求の範囲】 １）半導体材料の基板（１）、第１金属層（２１）、ゲ
   ート電極としての第２金属層（２２）、第１誘電体層（
   ３１）、第１スペーサ（５１）および第２スペーサ（５
   ２）を備える自己整合ゲートを備えるＭＥＳＦＥＴの製
   造方法において、 選択イオン注入と続く欠陥回復処理により 基板（１）の表面にドーピング層（１１）を形成させる
   こと、 このドーピング層（１１）の上にオーム接 触に使用される金属から成る第１金属層（２１）を全面
   的に設けること、 この第１金属層（２１）の上に第１誘電体 層（３１）を設けること、 この第１誘電体層（３１）の上に第１レジ スト・マスク層（４１、４２）を設けること、第１レジ
   スト・マスク層（４１、４２）が 除かれて露出した区域に異方性エッチング（ａ）により
   第１誘電体層（３１）と第１金属層（２１）を貫通して
   基板（１）のドーピング層（１１）内部に達する溝を掘
   り、ドーピング層（１１）内に基板表面の外側の立ち上
   がり（１１ａ）が作られるようにすること、この溝が、
   ドーピング層（１１）のドーパ ント分布を考慮して後で作られるゲートに対して所定の
   最低降伏電圧が確保されるような深さまでドーピング層
   （１１）内にエッチングされること、 このように構造化された表面に等方性析出 により第２誘電体層（３２）が設けられること、 異方性エッチング（ｂ）により第２誘電体 層（３２）が第１スペーサ（５１）と第２スペーサ（５
   ２）に達するまでエッチング除去されること、 ゲート電極として第２金属層（２２）が設 けられること を特徴とする自己整合ゲートを備えるＭＥＳＦＥＴの製
   造方法。 ２）第２金属層（２２）が最初全面的に設けられ、続い
   てエッチングにより構造化されることを特徴とする請求
   項１記載の方法。 ３）まず第２レジスト・マスク層（４３、４４）が設け
   られること、 指向性析出により第２金属層（２２、２３、２４）が設
   けられ、この第２金属層の第１部分（２２）がゲート電
   極を形成し、その第２部分（２３、２４）は第２レジス
   ト・マスク層（４３、４４）上に置かれること、 第２金属層（２２、２３、２４）の第２部 分（２３、２４）が第２レジスト・マスク層（４３、４
   ４）と共に取り除かれること によってゲート金属層が設けられることを特徴とする請
   求項１記載の方法。 ４）基板（１）がIII−Ｖ族化合物半導体であることを
   特徴とする請求項１ないし３の１つに記載の方法。 ５）誘電体層として酸化シリコンを析出させることを特
   徴とする請求項１ないし４の１つに記載の方法。 ６）基板（１）がＧａＡｓであることを特徴とする請求
   項１ないし５の１つに記載の方法。 ７）ゲート金属の析出に先立って追加温度処理により半
   導体材料内の格子欠陥を回復させることを特徴とする請
   求項１ないし６の１つに記載の方法。 ８）第２誘電体層（３２）の異方性エッチング（ｂ）に
   続いて第１スペーサ（５１）と第２スペーサ（５２）の
   間において基板（１）のドーピング層（１１）がトラン
   ジスタの降伏電圧の設定のため深くエッチングされ、そ
   れによってドーピング層（１１）に基板表面の内側の立
   ち上り（１１ｂ）が作られることを特徴とする請求項１
   ないし７の１つに記載の方法。