JPH11354541A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11354541A JPH11354541A JP10163832A JP16383298A JPH11354541A JP H11354541 A JPH11354541 A JP H11354541A JP 10163832 A JP10163832 A JP 10163832A JP 16383298 A JP16383298 A JP 16383298A JP H11354541 A JPH11354541 A JP H11354541A
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
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- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 本発明は、化合物半導体電界効果トランジス
タにおいて、その特性を劣化させることなく、縮小する
方法を提供するものでる。 【解決手段】 化合物半導体電界効果トランジスタにお
いて、図２および図３における庇型のゲート構造とする
ことにより、低抵抗層１５とショットキー接合層１０間
に膜応力緩和層１４を導入し、ＬＤＤ構造とすることを
可能とする。
タにおいて、その特性を劣化させることなく、縮小する
方法を提供するものでる。 【解決手段】 化合物半導体電界効果トランジスタにお
いて、図２および図３における庇型のゲート構造とする
ことにより、低抵抗層１５とショットキー接合層１０間
に膜応力緩和層１４を導入し、ＬＤＤ構造とすることを
可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は一般の化合物半導体
装置に関し、特にＬＤＤ構造を有し、ゲート電極上に低
抵抗電極を担持する構成の化合物半導体に関する。
装置に関し、特にＬＤＤ構造を有し、ゲート電極上に低
抵抗電極を担持する構成の化合物半導体に関する。
【０００２】
【従来の技術】高融点金属をゲート電極材料に用いた化
合物半導体電界効果トランジスタは、動作速度が速く、
拡散領域を自己整合プロセスによって形成するため製造
工程が比較的簡単であり、また、高融点金属は熱拡散工
程等の熱処理工程に対して、十分な耐熱性があることか
ら、化合物半導体集積回路に広く採用されており、Ｇａ
Ａｓゲートアレイや、携帯電話等の超高周波帯域を使う
移動体通信用機器の増幅用ＩＣなどが製品化されてい
る。
合物半導体電界効果トランジスタは、動作速度が速く、
拡散領域を自己整合プロセスによって形成するため製造
工程が比較的簡単であり、また、高融点金属は熱拡散工
程等の熱処理工程に対して、十分な耐熱性があることか
ら、化合物半導体集積回路に広く採用されており、Ｇａ
Ａｓゲートアレイや、携帯電話等の超高周波帯域を使う
移動体通信用機器の増幅用ＩＣなどが製品化されてい
る。
【０００３】近年の情報通信の発達から、かかる超高周
波帯域で使われるアナログ素子およびデジタル素子は、
より高速・低消費電力で動作することが求められてい
る。高速化を達成するためにはＦＥＴのゲート長を短く
することが有効な手段であるが、ゲート断面積が縮小す
ることによって、ゲート抵抗が上昇するという問題を生
じる。ゲート用の金属として耐熱性があり、良好なショ
ットキー接合が得られるＷＳｉ等の高融点金属シリサイ
ドが通常用いられるが、ＷＳｉは抵抗率が２×１０-4Ω
ｃｍと大きいため、ゲート抵抗を下げる必要がある。Ｗ
Ｓｉ以外の高融点金属シリサイドでも本質的に同様であ
る。また、このようなゲート長の短い高速半導体素子で
は、いわゆるショートチャネル効果を抑制するために、
ＬＤＤ構造を形成することが望ましい。
波帯域で使われるアナログ素子およびデジタル素子は、
より高速・低消費電力で動作することが求められてい
る。高速化を達成するためにはＦＥＴのゲート長を短く
することが有効な手段であるが、ゲート断面積が縮小す
ることによって、ゲート抵抗が上昇するという問題を生
じる。ゲート用の金属として耐熱性があり、良好なショ
ットキー接合が得られるＷＳｉ等の高融点金属シリサイ
ドが通常用いられるが、ＷＳｉは抵抗率が２×１０-4Ω
ｃｍと大きいため、ゲート抵抗を下げる必要がある。Ｗ
Ｓｉ以外の高融点金属シリサイドでも本質的に同様であ
る。また、このようなゲート長の短い高速半導体素子で
は、いわゆるショートチャネル効果を抑制するために、
ＬＤＤ構造を形成することが望ましい。
【０００４】ゲート抵抗を低減する方法として、ゲート
電極をショットキー接合形成層と低抵抗層の２層にする
構造が提案されている。例えば、低抵抗金属を熱拡散工
程等の熱処理工程後にＷＳｉ上に形成する方法、あるい
はＷＳｉと低抵抗膜を同時に成膜して単層ゲートと同様
の工程を行う方法が提案されている。前者の場合、Ａｕ
等の耐熱性の低い低抵抗金属を使う事ができるが、従来
の単層ゲートを形成する工程に低抵抗層を形成する工程
がさらに加わるため、大幅に工程が増えるという問題が
ある。一方、後者の方法では、多層ゲート構造が一回の
パターニングで形成できる利点があるが、例えばＷＳｉ
等のショットキー接合形成層上に低抵抗層としてＷ層を
形成した場合、両者の熱処理時の熱膨張係数の違いによ
って応力ストレスが発生してしまう問題が生じる。かか
る応力が化合物半導体よりなる活性層に印加されると、
ＦＥＴ特性がＷＳｉ単層ゲートを使った場合に比べて実
質的に劣化するという問題があった。また、上記応力に
より、低抵抗層をショットキー電極上に形成する際に、
低抵抗層が剥がれ易いという問題もあった。これらの問
題を解決するために、低抵抗層とショットキー接合形成
層の間に上記応力を緩和する膜を挿入する多層ゲート構
造が検討されている。この一例が、特開平２−２３４４
４２号公報に開示されている。
電極をショットキー接合形成層と低抵抗層の２層にする
構造が提案されている。例えば、低抵抗金属を熱拡散工
程等の熱処理工程後にＷＳｉ上に形成する方法、あるい
はＷＳｉと低抵抗膜を同時に成膜して単層ゲートと同様
の工程を行う方法が提案されている。前者の場合、Ａｕ
等の耐熱性の低い低抵抗金属を使う事ができるが、従来
の単層ゲートを形成する工程に低抵抗層を形成する工程
がさらに加わるため、大幅に工程が増えるという問題が
ある。一方、後者の方法では、多層ゲート構造が一回の
パターニングで形成できる利点があるが、例えばＷＳｉ
等のショットキー接合形成層上に低抵抗層としてＷ層を
形成した場合、両者の熱処理時の熱膨張係数の違いによ
って応力ストレスが発生してしまう問題が生じる。かか
る応力が化合物半導体よりなる活性層に印加されると、
ＦＥＴ特性がＷＳｉ単層ゲートを使った場合に比べて実
質的に劣化するという問題があった。また、上記応力に
より、低抵抗層をショットキー電極上に形成する際に、
低抵抗層が剥がれ易いという問題もあった。これらの問
題を解決するために、低抵抗層とショットキー接合形成
層の間に上記応力を緩和する膜を挿入する多層ゲート構
造が検討されている。この一例が、特開平２−２３４４
４２号公報に開示されている。
【０００５】図１（Ａ）〜（Ｄ）は上記特開平２−２３
４４４２号公報による半導体装置（ＭＥＳＦＥＴ）の断
面図である。同図（Ａ）を参照するに、半絶縁性ＧａＡ
ｓ基板１上に、ＭＯＣＶＤ（有機金属気相成長）法、あ
るいはＭＢＥ（分子線エピタキシャル成長）法等により
ｎ型ＧａＡｓ層２を形成し、形成されたｎ型ＧａＡｓ層
２上に、ＷＳｉよりなるショットキー形成層３と、Ｌａ
Ｂ6 よりなる膜応力緩和層４と、Ｗよりなる低抵抗層５
とを順次堆積する。
４４４２号公報による半導体装置（ＭＥＳＦＥＴ）の断
面図である。同図（Ａ）を参照するに、半絶縁性ＧａＡ
ｓ基板１上に、ＭＯＣＶＤ（有機金属気相成長）法、あ
るいはＭＢＥ（分子線エピタキシャル成長）法等により
ｎ型ＧａＡｓ層２を形成し、形成されたｎ型ＧａＡｓ層
２上に、ＷＳｉよりなるショットキー形成層３と、Ｌａ
Ｂ6 よりなる膜応力緩和層４と、Ｗよりなる低抵抗層５
とを順次堆積する。
【０００６】次に、図１（Ｂ）の工程において、前記Ｗ
低抵抗層５をパターニングしてＷパターンを形成し、さ
らに図１（Ｃ）の工程で、前記パターンをマスクとして
用い、ＷＳｉ膜３、およびＬａＢ6 膜４を貫通して、Ｓ
ｉ+ のイオン注入を基板１に対して行う。さらに、ＷＳ
ｉ膜３、およびＬａＢ6 膜４を残したまま熱処理を行っ
て導入されたＳｉを活性化し、基板１中にｎ型拡散領域
６を形成する。
低抵抗層５をパターニングしてＷパターンを形成し、さ
らに図１（Ｃ）の工程で、前記パターンをマスクとして
用い、ＷＳｉ膜３、およびＬａＢ6 膜４を貫通して、Ｓ
ｉ+ のイオン注入を基板１に対して行う。さらに、ＷＳ
ｉ膜３、およびＬａＢ6 膜４を残したまま熱処理を行っ
て導入されたＳｉを活性化し、基板１中にｎ型拡散領域
６を形成する。
【０００７】さらに図１（Ｄ）に工程では、ＬａＢ6 層
４をＡｒを用いたイオンミリング法によりパターニング
し、そしてＷＳｉ層３を、Ｗ層５およびＬａＢ6 層６を
マスクとしたドライエッチング法によりパターニングす
る。次にオーミック電極７を前記ＷＳｉ層３、ＬａＢ6
層４およびＷ層５よりなるゲート構造の両側に、前記拡
散領域６にオーミックコンタクトとするように形成す
る。
４をＡｒを用いたイオンミリング法によりパターニング
し、そしてＷＳｉ層３を、Ｗ層５およびＬａＢ6 層６を
マスクとしたドライエッチング法によりパターニングす
る。次にオーミック電極７を前記ＷＳｉ層３、ＬａＢ6
層４およびＷ層５よりなるゲート構造の両側に、前記拡
散領域６にオーミックコンタクトとするように形成す
る。
【０００８】
【発明が解決しようとする課題】しかしながら、図１
（Ａ）〜（Ｄ）に示す従来技術では、基板１中にＬＤＤ
（Lightly Doped Drain ）構造を制御よく形成できない
問題が生じる。図１（Ａ）〜（Ｄ）の工程では、例えば
ｎチャネルＦＥＴを形成する場合、ｐ型基板１中にｎ型
の高濃度のソース・ドレイン領域（いわゆるｎ+ 層）が
形成されるが、このような構造では、特にドレイン側の
ｎ+ 領域６と基板１のｐ領域との間の急峻な濃度勾配に
起因して、ＦＥＴ動作時に前記ドレイン端近傍に高電界
が発生し、ホットキャリア発生等、ＦＥＴ特性が劣化し
てしまう問題が生じる。これを解決するため、ＬＤＤ構
造では、基板１中のｐ型チャネル領域とｎ+ 型ドレイン
領域６との間に、中間の濃度を有するｎ型層（いわゆる
ｎ- 層）を形成し、電界強度を緩和する。このＬＤＤ構
造は、先にも説明したように、ゲート長の短いＦＥＴで
は、ショートチャネル効果を抑えるために必須となって
いる。
（Ａ）〜（Ｄ）に示す従来技術では、基板１中にＬＤＤ
（Lightly Doped Drain ）構造を制御よく形成できない
問題が生じる。図１（Ａ）〜（Ｄ）の工程では、例えば
ｎチャネルＦＥＴを形成する場合、ｐ型基板１中にｎ型
の高濃度のソース・ドレイン領域（いわゆるｎ+ 層）が
形成されるが、このような構造では、特にドレイン側の
ｎ+ 領域６と基板１のｐ領域との間の急峻な濃度勾配に
起因して、ＦＥＴ動作時に前記ドレイン端近傍に高電界
が発生し、ホットキャリア発生等、ＦＥＴ特性が劣化し
てしまう問題が生じる。これを解決するため、ＬＤＤ構
造では、基板１中のｐ型チャネル領域とｎ+ 型ドレイン
領域６との間に、中間の濃度を有するｎ型層（いわゆる
ｎ- 層）を形成し、電界強度を緩和する。このＬＤＤ構
造は、先にも説明したように、ゲート長の短いＦＥＴで
は、ショートチャネル効果を抑えるために必須となって
いる。
【０００９】ところが、上記従来技術ではＳｉ+ イオン
を基板１中にＷＳｉ膜３、およびＬａＢ6 膜４を貫通し
て注入するため、注入イオンの加速エネルギー等を設定
する際に、いわゆるプロセスウィンドウが小さく、上記
各膜厚の微妙なばらつきによって接合の深さが著しくば
らついてしまう。このため、基板１の表面から浅い位置
に所望の注入層を形成することが困難であり、ＬＤＤ構
造における前記ｎ- 層を制御よく形成できない。膜を通
して基板中浅い位置に制御よく注入するためには、膜厚
のばらつきが最小になるように膜をできるだけ薄くする
必要があるが、ショットキー電極を形成するＷＳｉ層３
を薄くすれば良好なショットキー接合が形成できない。
また、ＬａＢ6 膜を薄くした場合には、応力緩和の効果
が不十分になってしまう。
を基板１中にＷＳｉ膜３、およびＬａＢ6 膜４を貫通し
て注入するため、注入イオンの加速エネルギー等を設定
する際に、いわゆるプロセスウィンドウが小さく、上記
各膜厚の微妙なばらつきによって接合の深さが著しくば
らついてしまう。このため、基板１の表面から浅い位置
に所望の注入層を形成することが困難であり、ＬＤＤ構
造における前記ｎ- 層を制御よく形成できない。膜を通
して基板中浅い位置に制御よく注入するためには、膜厚
のばらつきが最小になるように膜をできるだけ薄くする
必要があるが、ショットキー電極を形成するＷＳｉ層３
を薄くすれば良好なショットキー接合が形成できない。
また、ＬａＢ6 膜を薄くした場合には、応力緩和の効果
が不十分になってしまう。
【００１０】また、従来技術ではゲート長がサブミクロ
ン領域、あるいはクウオーターミクロン領域になった場
合、前記Ｗ層５を含むゲート構造のゲート幅も小さくな
り、したがってゲートの断面積が小さくなる。このた
め、かかる微細化された半導体装置では、Ｗ層５を形成
していてもゲート抵抗値が大きくなり、低抵抗層として
のＷ層５の効果が小さくなる。そのため、かかる低抵抗
層５は、その断面積がショットキー電極３に対して大き
くなるように、前記ショットキー電極３上で庇を形成す
るように形成する（Ｔ型ゲート）技術が一般的である。
その際、図１（Ａ）〜（Ｄ）の従来技術ではゲート構造
を構成する導体層が、Ｗ層５、ＬａＢ6 層４、ＷＳｉ層
３の順でパターニングするため、Ｔ型ゲートとするため
には、ＷＳｉ層３形成時のサイドエッチングを選択的に
行う必要がある。しかしこの場合、Ｗ層５とＷＳｉ層３
との間のエッチング選択比が十分でないため、ＬａＢ6
層４を挟んでＷＳｉ層３とともにＷ層５もオーバーエッ
チングされて細くなってしまい、Ｔ型ゲートを形成する
ことが困難である。
ン領域、あるいはクウオーターミクロン領域になった場
合、前記Ｗ層５を含むゲート構造のゲート幅も小さくな
り、したがってゲートの断面積が小さくなる。このた
め、かかる微細化された半導体装置では、Ｗ層５を形成
していてもゲート抵抗値が大きくなり、低抵抗層として
のＷ層５の効果が小さくなる。そのため、かかる低抵抗
層５は、その断面積がショットキー電極３に対して大き
くなるように、前記ショットキー電極３上で庇を形成す
るように形成する（Ｔ型ゲート）技術が一般的である。
その際、図１（Ａ）〜（Ｄ）の従来技術ではゲート構造
を構成する導体層が、Ｗ層５、ＬａＢ6 層４、ＷＳｉ層
３の順でパターニングするため、Ｔ型ゲートとするため
には、ＷＳｉ層３形成時のサイドエッチングを選択的に
行う必要がある。しかしこの場合、Ｗ層５とＷＳｉ層３
との間のエッチング選択比が十分でないため、ＬａＢ6
層４を挟んでＷＳｉ層３とともにＷ層５もオーバーエッ
チングされて細くなってしまい、Ｔ型ゲートを形成する
ことが困難である。
【００１１】さらに、このようなゲート長をサイドエッ
チングにより縮小した化合物半導体装置では、ゲート長
のわずかなばらつきによってもＦＥＴ特性、特に閾値電
圧が大きく変動する傾向がある。サイドエッチングでは
一般的に寸法制御、したがって従来例ではゲート長の制
御が困難であって、閾値電圧に対する影響も大である。
またこの場合、最終的なゲート長は断面観察をする以外
に確認することが不可能であり、量産化した場合、工程
途中でのゲート長検査ができない。さらに、一般にショ
ットキー接合においては、半導体中の不純物濃度が高い
場合は電気的に良好な接合が得られないことが知られて
いる。したがって、ＭＥＳＦＥＴ等の化合物半導体装置
において、ショットキー接合面の順方向特性、逆方向耐
圧を良好にする方法として、ゲート電極と基板中のｎ-
領域あるいはｎ+ 領域までの間隔を離す構造が用いられ
ているが、従来技術ではＬａＢ6 、ＷＳｉ膜を通して注
入するため注入原子の横方向（ゲート長方向）への広が
りが十分に制御できず、良好なショットキー特性を確保
するのが困難であるという問題もあった。
チングにより縮小した化合物半導体装置では、ゲート長
のわずかなばらつきによってもＦＥＴ特性、特に閾値電
圧が大きく変動する傾向がある。サイドエッチングでは
一般的に寸法制御、したがって従来例ではゲート長の制
御が困難であって、閾値電圧に対する影響も大である。
またこの場合、最終的なゲート長は断面観察をする以外
に確認することが不可能であり、量産化した場合、工程
途中でのゲート長検査ができない。さらに、一般にショ
ットキー接合においては、半導体中の不純物濃度が高い
場合は電気的に良好な接合が得られないことが知られて
いる。したがって、ＭＥＳＦＥＴ等の化合物半導体装置
において、ショットキー接合面の順方向特性、逆方向耐
圧を良好にする方法として、ゲート電極と基板中のｎ-
領域あるいはｎ+ 領域までの間隔を離す構造が用いられ
ているが、従来技術ではＬａＢ6 、ＷＳｉ膜を通して注
入するため注入原子の横方向（ゲート長方向）への広が
りが十分に制御できず、良好なショットキー特性を確保
するのが困難であるという問題もあった。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、基板と、前
記基板表面に形成された、化合物半導体よりなるチャネ
ル層と、前記チャネル層上に形成されたゲート構造と、
前記基板表面の、前記チャネル層の両側に、前記チャネ
ル層に隣接して形成された、不純物元素を第１の濃度で
含む一対の第１の拡散領域と、前記基板表面の、前記一
対の第１の拡散領域の外側に、前記第１の拡散領域にそ
れぞれ隣接して形成された、前記不純物元素と同一の導
電型の不純物元素を前記第１の濃度よりも高い第２の濃
度で含む一対の第２の拡散領域とよりなり、前記ゲート
構造は、前記チャネル層にショットキー接触するショッ
トキー電極と、前記ショットキー電極上に形成された低
抵抗層と、前記ショットキー電極と前記低抵抗層との間
に介在する応力緩和層とよりなり、前記低抵抗層と前記
応力緩和層とは、前記ショットキー電極に対して庇状の
形状を有することを特徴とする。
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、基板と、前
記基板表面に形成された、化合物半導体よりなるチャネ
ル層と、前記チャネル層上に形成されたゲート構造と、
前記基板表面の、前記チャネル層の両側に、前記チャネ
ル層に隣接して形成された、不純物元素を第１の濃度で
含む一対の第１の拡散領域と、前記基板表面の、前記一
対の第１の拡散領域の外側に、前記第１の拡散領域にそ
れぞれ隣接して形成された、前記不純物元素と同一の導
電型の不純物元素を前記第１の濃度よりも高い第２の濃
度で含む一対の第２の拡散領域とよりなり、前記ゲート
構造は、前記チャネル層にショットキー接触するショッ
トキー電極と、前記ショットキー電極上に形成された低
抵抗層と、前記ショットキー電極と前記低抵抗層との間
に介在する応力緩和層とよりなり、前記低抵抗層と前記
応力緩和層とは、前記ショットキー電極に対して庇状の
形状を有することを特徴とする。
【００１３】請求項１記載の本発明の特徴によれば、基
板中に第１および第２の拡散領域により、いわゆるＬＤ
Ｄ構造を形成することにより、ＭＥＳＦＥＴ等の化合物
半導体装置において、ゲート長が縮小した場合に問題と
なるショートチャネル効果が抑制される。また、ショッ
トキー電極と低抵抗層の間に応力緩和層を形成すること
により、ショットキー電極と低抵抗層との間に発生する
応力ストレスに起因する化合物半導体装置の特性劣化が
防止できる。さらに、前記低抵抗層と前記応力緩和層と
を前記ショットキー電極に対して庇状の形状とすること
により、ゲート幅の縮小に伴うゲート抵抗の増大が防止
されると共に、庇型の電極を形成するに際して、サイド
エッチングが不要となるため、ゲート長のばらつきに伴
う閾値電圧の不安定化を防止することができる。
板中に第１および第２の拡散領域により、いわゆるＬＤ
Ｄ構造を形成することにより、ＭＥＳＦＥＴ等の化合物
半導体装置において、ゲート長が縮小した場合に問題と
なるショートチャネル効果が抑制される。また、ショッ
トキー電極と低抵抗層の間に応力緩和層を形成すること
により、ショットキー電極と低抵抗層との間に発生する
応力ストレスに起因する化合物半導体装置の特性劣化が
防止できる。さらに、前記低抵抗層と前記応力緩和層と
を前記ショットキー電極に対して庇状の形状とすること
により、ゲート幅の縮小に伴うゲート抵抗の増大が防止
されると共に、庇型の電極を形成するに際して、サイド
エッチングが不要となるため、ゲート長のばらつきに伴
う閾値電圧の不安定化を防止することができる。
【００１４】また、請求項２記載の発明では、前記半導
体装置において、前記ショットキー電極の両側に側壁絶
縁膜をさらに備えていることを特徴とする。請求項２記
載の本発明の特徴によれば、前記側壁絶縁膜をゲート電
極の側壁に残すことにより、ゲート電極を低誘電率の層
間絶縁膜で覆った場合に、前記密着性が改善され、ま
た、前記庇型のゲート電極をパターニング形成する際の
マスク合わせ余裕が増大する。この結果、より幅を大と
する低抵抗層を形成することができ、低抵抗層の抵抗値
がさらに低下する。
体装置において、前記ショットキー電極の両側に側壁絶
縁膜をさらに備えていることを特徴とする。請求項２記
載の本発明の特徴によれば、前記側壁絶縁膜をゲート電
極の側壁に残すことにより、ゲート電極を低誘電率の層
間絶縁膜で覆った場合に、前記密着性が改善され、ま
た、前記庇型のゲート電極をパターニング形成する際の
マスク合わせ余裕が増大する。この結果、より幅を大と
する低抵抗層を形成することができ、低抵抗層の抵抗値
がさらに低下する。
【００１５】また、請求項３記載の発明では、前記半導
体装置において、前記各側壁絶縁膜の外側にさらに別の
側壁絶縁膜を備えていることを特徴とする。請求項３記
載の本発明の特徴によれば、前記側壁絶縁膜の両側に別
の側壁絶縁膜を形成することにより、ゲート電極直下の
チャネル領域から第１の拡散領域までの距離が増大し、
その結果、ゲート電極と第１の拡散領域との間のリーク
電流が低減され、ゲート電極のショットキー特性の劣化
が防止される。
体装置において、前記各側壁絶縁膜の外側にさらに別の
側壁絶縁膜を備えていることを特徴とする。請求項３記
載の本発明の特徴によれば、前記側壁絶縁膜の両側に別
の側壁絶縁膜を形成することにより、ゲート電極直下の
チャネル領域から第１の拡散領域までの距離が増大し、
その結果、ゲート電極と第１の拡散領域との間のリーク
電流が低減され、ゲート電極のショットキー特性の劣化
が防止される。
【００１６】また、請求項４記載の発明では、前記第２
の拡散領域は、前記ショットキーゲート電極の、ゲート
長方向上で一の側に位置する第１の領域と、反対側に位
置する第２の領域とよりなり、前記基板表面上の前記ゲ
ート長方向の前記各領域の大きさが、前記第１の領域と
前記第２の領域とで相互に異なることを特徴とする。請
求項４記載の本発明の特徴によれば、拡散領域のうち、
前記第１の領域の大きさと前記第２の領域の大きさとを
異ならしめることにより、ドレイン側のＬＤＤ領域の電
界が緩和され、ホットキャリアの発生が抑制され、化合
物半導体装置のショートチャネル効果が抑制される。さ
らに、ソース側のＬＤＤ領域の寄生抵抗が減少し、その
結果化合物半導体装置の相互コンダクタンスが増大す
る。
の拡散領域は、前記ショットキーゲート電極の、ゲート
長方向上で一の側に位置する第１の領域と、反対側に位
置する第２の領域とよりなり、前記基板表面上の前記ゲ
ート長方向の前記各領域の大きさが、前記第１の領域と
前記第２の領域とで相互に異なることを特徴とする。請
求項４記載の本発明の特徴によれば、拡散領域のうち、
前記第１の領域の大きさと前記第２の領域の大きさとを
異ならしめることにより、ドレイン側のＬＤＤ領域の電
界が緩和され、ホットキャリアの発生が抑制され、化合
物半導体装置のショートチャネル効果が抑制される。さ
らに、ソース側のＬＤＤ領域の寄生抵抗が減少し、その
結果化合物半導体装置の相互コンダクタンスが増大す
る。
【００１７】また、請求項５記載の発明では、前記半導
体装置において、前記応力緩和層がＴｉＷであることを
特徴とする。請求項５記載の本発明の特徴によれば、応
力緩和層として、通常の高融点金属化合物を使うことが
できる。また、請求項６記載の発明では、基板と、基板
表面に形成された、化合物半導体よりなるチャネル層
と、前記チャネル層上に形成されたゲート構造と、前記
基板表面の、前記チャネル層の両側に、前記チャネル層
に隣接して形成された、不純物元素を第１の濃度で含む
一対の第１の拡散領域と、前記基板表面の、前記一対の
第１の拡散領域の外側に、前記第１の拡散領域にそれぞ
れ隣接して形成された、不純物元素と同一の導電型の不
純物元素を前記第１の濃度よりも高い第２の濃度で含む
一対の第２の拡散領域とよりなり、前記ゲート構造は、
前記チャネル層にショットキー接触するショットキー電
極と、前記ショットキー電極上に形成された低抵抗層
と、前記ショットキー電極と前記低抵抗層との間に介在
する応力緩和層とよりなることを特徴とする。
体装置において、前記応力緩和層がＴｉＷであることを
特徴とする。請求項５記載の本発明の特徴によれば、応
力緩和層として、通常の高融点金属化合物を使うことが
できる。また、請求項６記載の発明では、基板と、基板
表面に形成された、化合物半導体よりなるチャネル層
と、前記チャネル層上に形成されたゲート構造と、前記
基板表面の、前記チャネル層の両側に、前記チャネル層
に隣接して形成された、不純物元素を第１の濃度で含む
一対の第１の拡散領域と、前記基板表面の、前記一対の
第１の拡散領域の外側に、前記第１の拡散領域にそれぞ
れ隣接して形成された、不純物元素と同一の導電型の不
純物元素を前記第１の濃度よりも高い第２の濃度で含む
一対の第２の拡散領域とよりなり、前記ゲート構造は、
前記チャネル層にショットキー接触するショットキー電
極と、前記ショットキー電極上に形成された低抵抗層
と、前記ショットキー電極と前記低抵抗層との間に介在
する応力緩和層とよりなることを特徴とする。
【００１８】請求項６記載の本発明の特徴によれば、シ
ョットキー電極と、応力緩和層と、低抵抗層とを含む構
成の様々なゲート構造を有する化合物半導体装置におい
て、ＬＤＤ構造を形成することにより、ショートチャネ
ル効果を抑止することが可能となる。また、請求項７記
載の発明では、化合物半導体装置の製造方法において、
基板上にゲート電極を形成する工程と、前記基板中に、
前記ゲート電極をマスクとして、第１の不純物元素を導
入する工程と、前記ゲート電極の側壁に第１の側壁絶縁
膜を形成する工程と、前記ゲート電極と前記第１の側壁
絶縁膜をマスクとして、第２の不純物元素を導入する工
程と、前記ゲート電極と前記側壁絶縁膜上に、応力緩和
層と低抵抗層とを順次堆積する工程と、前記ゲート電極
に対して、前記応力緩和層と前記低抵抗層とを庇型の形
状にパターニングする工程とを含むことを特徴とする。
ョットキー電極と、応力緩和層と、低抵抗層とを含む構
成の様々なゲート構造を有する化合物半導体装置におい
て、ＬＤＤ構造を形成することにより、ショートチャネ
ル効果を抑止することが可能となる。また、請求項７記
載の発明では、化合物半導体装置の製造方法において、
基板上にゲート電極を形成する工程と、前記基板中に、
前記ゲート電極をマスクとして、第１の不純物元素を導
入する工程と、前記ゲート電極の側壁に第１の側壁絶縁
膜を形成する工程と、前記ゲート電極と前記第１の側壁
絶縁膜をマスクとして、第２の不純物元素を導入する工
程と、前記ゲート電極と前記側壁絶縁膜上に、応力緩和
層と低抵抗層とを順次堆積する工程と、前記ゲート電極
に対して、前記応力緩和層と前記低抵抗層とを庇型の形
状にパターニングする工程とを含むことを特徴とする。
【００１９】請求項７記載の本発明の特徴によれば、前
記ゲート電極および側壁絶縁膜をマスクとしてイオン注
入を行うことにより、化合物半導体装置においてＬＤＤ
構造を形成する際に、導体層を介して不安定なイオン注
入を行う必要がなくなり、ＬＤＤ構造を有する化合物半
導体装置を、安定に、高い歩留まりで製造することが可
能になる。
記ゲート電極および側壁絶縁膜をマスクとしてイオン注
入を行うことにより、化合物半導体装置においてＬＤＤ
構造を形成する際に、導体層を介して不安定なイオン注
入を行う必要がなくなり、ＬＤＤ構造を有する化合物半
導体装置を、安定に、高い歩留まりで製造することが可
能になる。
【００２０】また、請求項８記載の発明では、前記第１
の不純物元素を導入する工程は、前記ゲート電極の側壁
に、第２の側壁絶縁膜を形成した後に実施され、前記第
１の側壁絶縁膜を形成する工程は、前記第２の側壁絶縁
膜を形成した後に、前記第１の側壁絶縁膜が前記第２の
側壁絶縁膜を覆うように実施されることを特徴とする。
の不純物元素を導入する工程は、前記ゲート電極の側壁
に、第２の側壁絶縁膜を形成した後に実施され、前記第
１の側壁絶縁膜を形成する工程は、前記第２の側壁絶縁
膜を形成した後に、前記第１の側壁絶縁膜が前記第２の
側壁絶縁膜を覆うように実施されることを特徴とする。
【００２１】請求項８記載の本発明の特徴によれば、化
合物半導体装置において、ＬＤＤ構造を特徴づけるｎ-
領域をイオン注入により形成する際に、ゲート電極に形
成した側壁絶縁膜をマスクとして使うことにより、前記
ｎ- 領域をゲート電極の直下から離間させることがで
き、ゲートリーク電流を減少させることができる。ま
た、請求項９記載の発明では、化合物半導体装置の製造
方法において、基板上にゲート電極を形成する工程と、
前記ゲート電極の両側壁面に一対の側壁絶縁膜をそれぞ
れ形成する工程と、前記基板中に、前記ゲート電極およ
び前記側壁絶縁膜をマスクとして、不純物元素をイオン
注入法により導入し、前記各々の側壁絶縁膜に隣接し
て、第１の拡散領域を形成する工程と、前記基板中に、
前記ゲート電極および前記一対の側壁絶縁膜を覆うマス
クを使い、前記不純物元素と同一の導電型の不純物元素
をイオン注入法により導入し、前記ゲート電極の両側
に、前記側壁絶縁膜から離間して、一対の第２の拡散領
域を、前記第２の拡散領域の各々が、対応する前記第１
の拡散領域に部分的に重畳するように形成する工程とよ
りなり、前記マスクは、前記第１の拡散領域のうち、前
記ゲート電極に対してゲート長方向上の第１の側におい
て、前記側壁絶縁膜と前記第２の拡散領域との間に位置
する第１の領域と、前記ゲート長方向上の第２の、反対
の側において、前記側壁絶縁膜と前記第２の拡散領域と
の間に位置する第２の領域とで、前記ゲート長方向のサ
イズが異なるように形成されることを特徴とする。
合物半導体装置において、ＬＤＤ構造を特徴づけるｎ-
領域をイオン注入により形成する際に、ゲート電極に形
成した側壁絶縁膜をマスクとして使うことにより、前記
ｎ- 領域をゲート電極の直下から離間させることがで
き、ゲートリーク電流を減少させることができる。ま
た、請求項９記載の発明では、化合物半導体装置の製造
方法において、基板上にゲート電極を形成する工程と、
前記ゲート電極の両側壁面に一対の側壁絶縁膜をそれぞ
れ形成する工程と、前記基板中に、前記ゲート電極およ
び前記側壁絶縁膜をマスクとして、不純物元素をイオン
注入法により導入し、前記各々の側壁絶縁膜に隣接し
て、第１の拡散領域を形成する工程と、前記基板中に、
前記ゲート電極および前記一対の側壁絶縁膜を覆うマス
クを使い、前記不純物元素と同一の導電型の不純物元素
をイオン注入法により導入し、前記ゲート電極の両側
に、前記側壁絶縁膜から離間して、一対の第２の拡散領
域を、前記第２の拡散領域の各々が、対応する前記第１
の拡散領域に部分的に重畳するように形成する工程とよ
りなり、前記マスクは、前記第１の拡散領域のうち、前
記ゲート電極に対してゲート長方向上の第１の側におい
て、前記側壁絶縁膜と前記第２の拡散領域との間に位置
する第１の領域と、前記ゲート長方向上の第２の、反対
の側において、前記側壁絶縁膜と前記第２の拡散領域と
の間に位置する第２の領域とで、前記ゲート長方向のサ
イズが異なるように形成されることを特徴とする。
【００２２】請求項９記載の本発明の特徴によれば、Ｌ
ＤＤ構造を有する化合物半導体装置の構造において、Ｌ
ＤＤ構造を特徴づけるｎ- 領域の形成の後、その外側に
ｎ+領域をイオン注入により形成する際に、マスク工程
を使い、かつマスクをゲート電極の左右で非対称になる
ように形成することにより、ソース領域に隣接したｎ -
領域の面積を減少させ、ソース抵抗を減少させることが
できる。また、ドレイン領域に隣接したｎ- 領域の面積
を増大させることにより、ホットキャリアの増大を抑止
することができる。
ＤＤ構造を有する化合物半導体装置の構造において、Ｌ
ＤＤ構造を特徴づけるｎ- 領域の形成の後、その外側に
ｎ+領域をイオン注入により形成する際に、マスク工程
を使い、かつマスクをゲート電極の左右で非対称になる
ように形成することにより、ソース領域に隣接したｎ -
領域の面積を減少させ、ソース抵抗を減少させることが
できる。また、ドレイン領域に隣接したｎ- 領域の面積
を増大させることにより、ホットキャリアの増大を抑止
することができる。
【００２３】また、請求項１０記載の発明では、化合物
半導体装置の製造方法において、基板上に、ショットキ
ー接合を形成する金属層と、応力緩和層と、低抵抗層と
を順次堆積してゲート電極を形成する工程と、前記基板
中に、前記ゲート電極をマスクとして、不純物元素を導
入する工程と、前記ゲート電極の側壁に側壁絶縁膜を形
成する工程と、前記基板中に、前記ゲートと前記側壁絶
縁膜をマスクとして、前記不純物元素と同じ導電型の不
純物元素を導入する工程とを含むことを特徴とする。
半導体装置の製造方法において、基板上に、ショットキ
ー接合を形成する金属層と、応力緩和層と、低抵抗層と
を順次堆積してゲート電極を形成する工程と、前記基板
中に、前記ゲート電極をマスクとして、不純物元素を導
入する工程と、前記ゲート電極の側壁に側壁絶縁膜を形
成する工程と、前記基板中に、前記ゲートと前記側壁絶
縁膜をマスクとして、前記不純物元素と同じ導電型の不
純物元素を導入する工程とを含むことを特徴とする。
【００２４】請求項１０記載の本発明の特徴によれば、
化合物半導体装置の製造において、ゲート電極および側
壁絶縁膜をマスクとして、それぞれ第１および第２のイ
オン注入を行う際に、同一の導電型の不純物元素をイオ
ン注入することにより、従来のように導体膜を介して不
安定なイオン注入を行う必要がなくなり、ＬＤＤ構造を
有する化合物半導体装置を、安定に、高い歩留まりで製
造することが可能になる。
化合物半導体装置の製造において、ゲート電極および側
壁絶縁膜をマスクとして、それぞれ第１および第２のイ
オン注入を行う際に、同一の導電型の不純物元素をイオ
ン注入することにより、従来のように導体膜を介して不
安定なイオン注入を行う必要がなくなり、ＬＤＤ構造を
有する化合物半導体装置を、安定に、高い歩留まりで製
造することが可能になる。
【００２５】
【発明の実施の形態】図２（Ａ）〜（Ｃ）および図３
（Ｄ）、（Ｅ）は本発明による半導体装置およびその製
造方法を示した断面図である。図２（Ａ）を参照する
に、まず半絶縁性ＧａＡｓ基板８上に、Ｓｉ+ のイオン
注入あるいはＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャ
ル成長法によって、ｎ型層９を形成し、形成されたｎ型
ＧａＡｓ層９上に、ＷＳｉよりなるショットキー電極１
０を形成する。
（Ｄ）、（Ｅ）は本発明による半導体装置およびその製
造方法を示した断面図である。図２（Ａ）を参照する
に、まず半絶縁性ＧａＡｓ基板８上に、Ｓｉ+ のイオン
注入あるいはＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャ
ル成長法によって、ｎ型層９を形成し、形成されたｎ型
ＧａＡｓ層９上に、ＷＳｉよりなるショットキー電極１
０を形成する。
【００２６】図２（Ｂ）の工程では、続いてショットキ
ー電極１０をマスクとして、Ｓｉ+のイオン注入を行い
ｎ- 領域１２を形成し、さらにショットキー電極１０の
側壁にＳｉＯ2 よりなる側壁酸化膜１１を形成する。さ
らに、前記ショットキー電極１０および側壁酸化膜１１
をマスクとして、Ｓｉ+ のイオン注入を行いｎ+ 領域１
３を形成する。上記の工程で、ｎ- 領域１２形成のため
のＳｉ+ のイオン注入は、側壁酸化膜１１を形成した後
でもよい。この場合には、前記ｎ- 領域１２へのイオン
注入ドーズ量は、前記側壁酸化膜を通して行われるた
め、前記ｎ+ 領域１３におけるよりも必然的に小さくな
る。
ー電極１０をマスクとして、Ｓｉ+のイオン注入を行い
ｎ- 領域１２を形成し、さらにショットキー電極１０の
側壁にＳｉＯ2 よりなる側壁酸化膜１１を形成する。さ
らに、前記ショットキー電極１０および側壁酸化膜１１
をマスクとして、Ｓｉ+ のイオン注入を行いｎ+ 領域１
３を形成する。上記の工程で、ｎ- 領域１２形成のため
のＳｉ+ のイオン注入は、側壁酸化膜１１を形成した後
でもよい。この場合には、前記ｎ- 領域１２へのイオン
注入ドーズ量は、前記側壁酸化膜を通して行われるた
め、前記ｎ+ 領域１３におけるよりも必然的に小さくな
る。
【００２７】次に、図２（Ｃ）の工程では、図２（Ｂ）
の構造上に膜応力緩和層１４および低抵抗層１５を順次
成膜し、さらに前記イオン注入領域１２および１３を活
性化するための熱処理を典型的には８００℃で２５分間
行う。図３（Ｄ）の工程では、膜応力緩和層１４および
低抵抗層１５を、ゲート電極１０の幅よりは大であっ
て、ゲート電極１０の両側の両側壁酸化膜１１の幅より
は小となるように、ゲート電極１０上で通常のフォトレ
ジストプロセスによりパターニングする。この際に、側
壁酸化膜１１を停止層として低抵抗層１５と膜応力緩和
層１４のエッチングを行う。
の構造上に膜応力緩和層１４および低抵抗層１５を順次
成膜し、さらに前記イオン注入領域１２および１３を活
性化するための熱処理を典型的には８００℃で２５分間
行う。図３（Ｄ）の工程では、膜応力緩和層１４および
低抵抗層１５を、ゲート電極１０の幅よりは大であっ
て、ゲート電極１０の両側の両側壁酸化膜１１の幅より
は小となるように、ゲート電極１０上で通常のフォトレ
ジストプロセスによりパターニングする。この際に、側
壁酸化膜１１を停止層として低抵抗層１５と膜応力緩和
層１４のエッチングを行う。
【００２８】さらに図３（Ｅ）の工程では、ｎ+ 領域１
３上にオーミック電極１６を真空蒸着法によって形成す
る。図示の例では、側壁酸化膜１１を除去しているが、
図３（Ｄ）のようにショットキー電極１０の両側に残し
たままでも良い。このように、本発明では膜応力緩和層
１４あるいは低抵抗層１５を通さずにイオン注入を行う
ことができるため、ＬＤＤ構造の形成が容易である。ま
た、あらかじめショットキー電極１０を通常のフォトレ
ジストプロセスでパターニングするため、ゲート長の制
御が容易であり、工程途中でのゲート長の検査も容易で
ある。なおかつその後のエッチング工程では、ショット
キー電極１０は側壁酸化膜１１に保護されているため、
オーバーエッチング等によるゲート長のばらつきを生じ
ることがない。また、上述したようにショットキー電極
１０よりも幅の大きいフォトレジストパターンを使用し
たフォトレジストプロセスにより、低抵抗層１５、およ
び膜応力緩和層１４をエッチングするため、ショットキ
ー電極１０、応力緩和層１４および低抵抗層１５は、庇
型ゲート構造（Ｔ型ゲート）を形成し、その結果、ゲー
ト電極の配線抵抗を下げることができる。 [ 第１の実施例 ]図４（Ａ）〜（Ｄ）および図５（Ｅ）
〜（Ｇ）は本発明による第１の実施例である、ＬＤＤ構
造を有するＭＥＳＦＥＴおよびその製造方法を示す断面
図である。
３上にオーミック電極１６を真空蒸着法によって形成す
る。図示の例では、側壁酸化膜１１を除去しているが、
図３（Ｄ）のようにショットキー電極１０の両側に残し
たままでも良い。このように、本発明では膜応力緩和層
１４あるいは低抵抗層１５を通さずにイオン注入を行う
ことができるため、ＬＤＤ構造の形成が容易である。ま
た、あらかじめショットキー電極１０を通常のフォトレ
ジストプロセスでパターニングするため、ゲート長の制
御が容易であり、工程途中でのゲート長の検査も容易で
ある。なおかつその後のエッチング工程では、ショット
キー電極１０は側壁酸化膜１１に保護されているため、
オーバーエッチング等によるゲート長のばらつきを生じ
ることがない。また、上述したようにショットキー電極
１０よりも幅の大きいフォトレジストパターンを使用し
たフォトレジストプロセスにより、低抵抗層１５、およ
び膜応力緩和層１４をエッチングするため、ショットキ
ー電極１０、応力緩和層１４および低抵抗層１５は、庇
型ゲート構造（Ｔ型ゲート）を形成し、その結果、ゲー
ト電極の配線抵抗を下げることができる。 [ 第１の実施例 ]図４（Ａ）〜（Ｄ）および図５（Ｅ）
〜（Ｇ）は本発明による第１の実施例である、ＬＤＤ構
造を有するＭＥＳＦＥＴおよびその製造方法を示す断面
図である。
【００２９】図４（Ａ）を参照するに、半絶縁性ＧａＡ
ｓ基板３０中に図示しないＭｇ+ のイオン注入を行い、
まずｐ型のＧａＡｓ層３２を形成する。続いてさらに、
Ｓｉ + のイオン注入を行い、前記ｐ型ＧａＡｓ層３２の
上部にｎ型チャネル層となるＧａＡｓ層３４を形成す
る。さらにその上層に、スパッタリング法によりショッ
トキー電極形成層であるＷＳｉ層３６を堆積させる。
ｓ基板３０中に図示しないＭｇ+ のイオン注入を行い、
まずｐ型のＧａＡｓ層３２を形成する。続いてさらに、
Ｓｉ + のイオン注入を行い、前記ｐ型ＧａＡｓ層３２の
上部にｎ型チャネル層となるＧａＡｓ層３４を形成す
る。さらにその上層に、スパッタリング法によりショッ
トキー電極形成層であるＷＳｉ層３６を堆積させる。
【００３０】次に、図４（Ｂ）の工程では、フォトリソ
グラフィー法によって所望のフォトレジストパターン３
８を形成し、これと同形状にＷＳｉ膜３６をパターニン
グしゲート電極を形成する。以下、前記ゲート電極を参
照符号３６で示す。次に、図４（Ｃ）の工程で、フォト
レジストパターン３８をアッシング法等により除去し、
ＷＳｉゲート電極３６をマスクとして、Ｓｉ+ のイオン
注入４０を行い、低濃度のｎ型のＧａＡｓ層であるｎ-
領域４２を形成する。
グラフィー法によって所望のフォトレジストパターン３
８を形成し、これと同形状にＷＳｉ膜３６をパターニン
グしゲート電極を形成する。以下、前記ゲート電極を参
照符号３６で示す。次に、図４（Ｃ）の工程で、フォト
レジストパターン３８をアッシング法等により除去し、
ＷＳｉゲート電極３６をマスクとして、Ｓｉ+ のイオン
注入４０を行い、低濃度のｎ型のＧａＡｓ層であるｎ-
領域４２を形成する。
【００３１】さらに、図４（Ｄ）の工程では、まずＷＳ
ｉゲート電極３６に側壁絶縁膜４４を形成する。側壁絶
縁膜４４は、例えばプラズマＣＶＤ法によりＳｉＯＮ膜
を一様に堆積した後、エッチバックすることにより形成
する。ＳｉＯＮ膜は熱処理時の表面保護膜として用いる
ことも可能で、またＯとＮの含有量によって膜応力を調
整することが可能である。次に側壁酸化膜４４をマスク
として、Ｓｉ+ のイオン注入４６を行い、高濃度のｎ型
のＧａＡｓ層であるｎ+ 型ＧａＡｓ領域４８を形成す
る。
ｉゲート電極３６に側壁絶縁膜４４を形成する。側壁絶
縁膜４４は、例えばプラズマＣＶＤ法によりＳｉＯＮ膜
を一様に堆積した後、エッチバックすることにより形成
する。ＳｉＯＮ膜は熱処理時の表面保護膜として用いる
ことも可能で、またＯとＮの含有量によって膜応力を調
整することが可能である。次に側壁酸化膜４４をマスク
として、Ｓｉ+ のイオン注入４６を行い、高濃度のｎ型
のＧａＡｓ層であるｎ+ 型ＧａＡｓ領域４８を形成す
る。
【００３２】さらに、図５（Ｅ）の工程では、ＴｉＷ膜
５０、およびＷ膜５２をそれぞれ応力緩和層および低抵
抗層として順次スパッタリング法により１００ｎｍおよ
び４００ｎｍの厚さに堆積し、さらにＴｉＷ膜５０およ
びＷ膜５２を保護膜として熱処理を行い、前記各イオン
注入領域を活性化する。例えば、かかる熱処理は８００
℃で２５分間行う。ＴｉＷはバリヤメタルとしてＳｉを
母体とするＬＳＩの配線等において用いられる高耐熱性
金属であり、かかる熱処理の際に保護膜として使用可能
である。
５０、およびＷ膜５２をそれぞれ応力緩和層および低抵
抗層として順次スパッタリング法により１００ｎｍおよ
び４００ｎｍの厚さに堆積し、さらにＴｉＷ膜５０およ
びＷ膜５２を保護膜として熱処理を行い、前記各イオン
注入領域を活性化する。例えば、かかる熱処理は８００
℃で２５分間行う。ＴｉＷはバリヤメタルとしてＳｉを
母体とするＬＳＩの配線等において用いられる高耐熱性
金属であり、かかる熱処理の際に保護膜として使用可能
である。
【００３３】さらに図５（Ｅ）の工程では、スパッタリ
ング条件によって膜応力を調整することも可能である。
すなわち、ＴｉＷ膜５０はスパッタリング法によって成
膜すると微細な柱状構造を有し、弾力性を有するため、
その下層のＷＳｉ３６膜と上層のＷ膜５２の熱処理時の
膜応力の違いを吸収することができる。例えば、ＴｉＷ
膜５０は圧力１０〜２０ｍＴｏｒｒ、ＤＣバイアス１．
０〜２．０ｋＷの範囲の条件にてスパッタするのが好ま
しい。
ング条件によって膜応力を調整することも可能である。
すなわち、ＴｉＷ膜５０はスパッタリング法によって成
膜すると微細な柱状構造を有し、弾力性を有するため、
その下層のＷＳｉ３６膜と上層のＷ膜５２の熱処理時の
膜応力の違いを吸収することができる。例えば、ＴｉＷ
膜５０は圧力１０〜２０ｍＴｏｒｒ、ＤＣバイアス１．
０〜２．０ｋＷの範囲の条件にてスパッタするのが好ま
しい。
【００３４】次に、図５（Ｆ）の工程では、ＷＳｉ層３
６の幅よりは大きいが、両側壁絶縁膜４４を含んだゲー
ト全体の幅よりは小さいフォトレジストパターン５４を
形成し、前記フォトレジストパターン５４をマスクとし
て用い、ドライエッチング法によってＷ層５２、ＴｉＷ
層５０をパターニングする。その際、ＷＳｉ層３６の側
壁面は側壁絶縁膜４４によって保護されているためサイ
ドエッチングされることはない。
６の幅よりは大きいが、両側壁絶縁膜４４を含んだゲー
ト全体の幅よりは小さいフォトレジストパターン５４を
形成し、前記フォトレジストパターン５４をマスクとし
て用い、ドライエッチング法によってＷ層５２、ＴｉＷ
層５０をパターニングする。その際、ＷＳｉ層３６の側
壁面は側壁絶縁膜４４によって保護されているためサイ
ドエッチングされることはない。
【００３５】さらに、図５（Ｇ）の工程では、前記側壁
絶縁膜４４を除去し、続いてｎ+ ーＧａＡｓ層４８上に
オーミックコンタクトをとるためのオーミック電極５６
を形成する。側壁絶縁膜４４を除去することにより、ゲ
ート電極３６の寄生容量を低減することができる。以上
の工程によって、ゲート電極の配線抵抗を低減するため
の庇型のゲート電極が形成される。 [ 第２の実施例]図６（Ａ）〜（Ｄ）および図７（Ｅ）
〜（Ｇ）は、本発明の第２の実施例によるＭＥＳＦＥＴ
およびその製造方法を示す。
絶縁膜４４を除去し、続いてｎ+ ーＧａＡｓ層４８上に
オーミックコンタクトをとるためのオーミック電極５６
を形成する。側壁絶縁膜４４を除去することにより、ゲ
ート電極３６の寄生容量を低減することができる。以上
の工程によって、ゲート電極の配線抵抗を低減するため
の庇型のゲート電極が形成される。 [ 第２の実施例]図６（Ａ）〜（Ｄ）および図７（Ｅ）
〜（Ｇ）は、本発明の第２の実施例によるＭＥＳＦＥＴ
およびその製造方法を示す。
【００３６】図６（Ａ）を参照するに、まず半絶縁性Ｇ
ａＡｓ基板６０上に、前記ＭＯＣＶＤ法もしくは前記Ｍ
ＢＥ法等によるエピタキシャル成長法によって、ｎ型Ｇ
ａＡｓ層６２（ｎ−ＧａＡｓ層）と、非ドープＩｎＧａ
Ａｓ層６４（ｉーＩｎＧａＡｓ層）と、非ドープＡｌＧ
ａＡｓ層６６（ｉ−ＡｌＧａＡｓ層）と、非ドープＧａ
Ａｓ層６８（ｉーＧａＡｓ層）とを順次成膜する。ＦＥ
Ｔ動作時には、前記ｎ−ＧａＡｓ層６２は、その上層の
高抵抗ｉーＩｎＧａＡｓチャネル層６４へ、図示しない
電子を供給する。続いて、ショットキー電極としてＷＳ
ｉ膜７０をスパッタリング法により成膜する。
ａＡｓ基板６０上に、前記ＭＯＣＶＤ法もしくは前記Ｍ
ＢＥ法等によるエピタキシャル成長法によって、ｎ型Ｇ
ａＡｓ層６２（ｎ−ＧａＡｓ層）と、非ドープＩｎＧａ
Ａｓ層６４（ｉーＩｎＧａＡｓ層）と、非ドープＡｌＧ
ａＡｓ層６６（ｉ−ＡｌＧａＡｓ層）と、非ドープＧａ
Ａｓ層６８（ｉーＧａＡｓ層）とを順次成膜する。ＦＥ
Ｔ動作時には、前記ｎ−ＧａＡｓ層６２は、その上層の
高抵抗ｉーＩｎＧａＡｓチャネル層６４へ、図示しない
電子を供給する。続いて、ショットキー電極としてＷＳ
ｉ膜７０をスパッタリング法により成膜する。
【００３７】次に、図６（Ｂ）の工程で、フォトリソグ
ラフィー法によってフォトレジストパターン７２を形成
し、これをマスクとしてＷＳｉ膜７０をパターニング
し、ゲート電極を形成する。以下、前記ＷＳｉゲート電
極を符号７０で示す。さらに、図６（Ｃ）の工程では、
前記ゲート電極７０の側壁面上に、第１の側壁絶縁膜７
３（ＳｉＯＮ膜）を形成し、前記ゲート電極７０および
側壁絶縁膜７３をマスクとして、Ｓｉ+ のイオン注入７
４を行い、ｎ- 注入層７６を形成する。側壁絶縁膜７３
下部領域のｉーＧａＡｓ層６８にはイオン注入されず高
抵抗であるため、ゲート電極７０とｎ- 領域７６間のリ
ーク電流を低減できる。したがって、ショットキー界面
の逆方向耐圧を確保することができ、また、ＬＤＤ構造
の効果をさらに増大させ、ショートチャネル効果をより
低減することができる。
ラフィー法によってフォトレジストパターン７２を形成
し、これをマスクとしてＷＳｉ膜７０をパターニング
し、ゲート電極を形成する。以下、前記ＷＳｉゲート電
極を符号７０で示す。さらに、図６（Ｃ）の工程では、
前記ゲート電極７０の側壁面上に、第１の側壁絶縁膜７
３（ＳｉＯＮ膜）を形成し、前記ゲート電極７０および
側壁絶縁膜７３をマスクとして、Ｓｉ+ のイオン注入７
４を行い、ｎ- 注入層７６を形成する。側壁絶縁膜７３
下部領域のｉーＧａＡｓ層６８にはイオン注入されず高
抵抗であるため、ゲート電極７０とｎ- 領域７６間のリ
ーク電流を低減できる。したがって、ショットキー界面
の逆方向耐圧を確保することができ、また、ＬＤＤ構造
の効果をさらに増大させ、ショートチャネル効果をより
低減することができる。
【００３８】さらに、図６（Ｄ）の工程では、第１の側
壁絶縁膜７３の外側に、さらに第２の側壁絶縁膜７８
（ＳｉＯＮ膜）を形成し、前記ゲート電極７０、側壁絶
縁膜７３および側壁絶縁膜７８をマスクとして、Ｓｉ+
のイオン注入８０を行い、ｎ+注入領域８２を形成す
る。以上の工程によって、ゲート電極７０直下とｎ+ 領
域８２の中間にＬＤＤ構造に特徴的なｎ- 領域７６が形
成される。
壁絶縁膜７３の外側に、さらに第２の側壁絶縁膜７８
（ＳｉＯＮ膜）を形成し、前記ゲート電極７０、側壁絶
縁膜７３および側壁絶縁膜７８をマスクとして、Ｓｉ+
のイオン注入８０を行い、ｎ+注入領域８２を形成す
る。以上の工程によって、ゲート電極７０直下とｎ+ 領
域８２の中間にＬＤＤ構造に特徴的なｎ- 領域７６が形
成される。
【００３９】次に図７（Ｅ）の工程で、ＴｉＷ膜８４お
よびＷ膜８６をそれぞれ応力緩和層および低抵抗層とし
て順次スパッタリング法により堆積する。さらにＴｉＷ
膜８４およびＷ膜８６を保護膜として熱処理を行い、前
記各イオン注入領域を活性化する。さらに図７（Ｆ）の
工程では、実施例１と同様にして、ＷＳｉ層７０の幅よ
りは大きいが、両側壁絶縁膜７８を含んだゲート全体の
幅よりは小さいフォトレジストパターン８８を形成し、
Ｗ膜８６、およびＴｉＷ膜８４をドライエッチングによ
りパターニングする。本工程においても第１の実施例と
同様、ＷＳｉ層７０の側壁面は側壁絶縁膜７８によって
保護されているためサイドエッチングされることはな
い。
よびＷ膜８６をそれぞれ応力緩和層および低抵抗層とし
て順次スパッタリング法により堆積する。さらにＴｉＷ
膜８４およびＷ膜８６を保護膜として熱処理を行い、前
記各イオン注入領域を活性化する。さらに図７（Ｆ）の
工程では、実施例１と同様にして、ＷＳｉ層７０の幅よ
りは大きいが、両側壁絶縁膜７８を含んだゲート全体の
幅よりは小さいフォトレジストパターン８８を形成し、
Ｗ膜８６、およびＴｉＷ膜８４をドライエッチングによ
りパターニングする。本工程においても第１の実施例と
同様、ＷＳｉ層７０の側壁面は側壁絶縁膜７８によって
保護されているためサイドエッチングされることはな
い。
【００４０】最後に図７（Ｇ）の工程で、前記側壁絶縁
膜７８を除去し、続いてｎ+ ーＧａＡｓ層８２上にオー
ミック電極９０を形成し、庇型のゲート電極を形成す
る。 [ 第３の実施例]図８（Ａ）〜（Ｄ）および図９（Ｅ）
〜（Ｇ）は、本発明の第３の実施例によるＭＥＳＦＥＴ
およびその製造方法を示す。
膜７８を除去し、続いてｎ+ ーＧａＡｓ層８２上にオー
ミック電極９０を形成し、庇型のゲート電極を形成す
る。 [ 第３の実施例]図８（Ａ）〜（Ｄ）および図９（Ｅ）
〜（Ｇ）は、本発明の第３の実施例によるＭＥＳＦＥＴ
およびその製造方法を示す。
【００４１】図８（Ａ）を参照するに、本実施例におい
ても先に説明した第２の実施例と同様に、まず半絶縁性
ＧａＡｓ基板１００上に、ＭＯＣＶＤ法もしくはＭＢＥ
法によるエピタキシャル成長法により、順次ｎ型ＧａＡ
ｓ層（ｎ−ＧａＡｓ層）１０２、非ドープＩｎＧａＡｓ
層（ｉーＩｎＧａＡｓ層）１０４、非ドープＡｌＧａＡ
ｓ層（ｉ−ＡｌＧａＡｓ層）１０６、非ドープＧａＡｓ
層（ｉーＧａＡｓ層）１０８を成膜する。また先の第２
の実施例と同様に、ＦＥＴ動作時にはｎ−ＧａＡｓ層１
０２は上層のｉーＩｎＧａＡｓ層１０４へ、図示しない
電子を供給し、ｉーＩｎＧａＡｓ層１０４はチャネル領
域となる。さらに、ショットキー電極としてＷＳｉ膜１
１０をスパッタリング法により堆積する。
ても先に説明した第２の実施例と同様に、まず半絶縁性
ＧａＡｓ基板１００上に、ＭＯＣＶＤ法もしくはＭＢＥ
法によるエピタキシャル成長法により、順次ｎ型ＧａＡ
ｓ層（ｎ−ＧａＡｓ層）１０２、非ドープＩｎＧａＡｓ
層（ｉーＩｎＧａＡｓ層）１０４、非ドープＡｌＧａＡ
ｓ層（ｉ−ＡｌＧａＡｓ層）１０６、非ドープＧａＡｓ
層（ｉーＧａＡｓ層）１０８を成膜する。また先の第２
の実施例と同様に、ＦＥＴ動作時にはｎ−ＧａＡｓ層１
０２は上層のｉーＩｎＧａＡｓ層１０４へ、図示しない
電子を供給し、ｉーＩｎＧａＡｓ層１０４はチャネル領
域となる。さらに、ショットキー電極としてＷＳｉ膜１
１０をスパッタリング法により堆積する。
【００４２】次に図８（Ｂ）の工程で、フォトリソグラ
フィー法によってフォトレジストパターン１１２を形成
し、これをマスクとしてＷＳｉ膜１１０をパターニング
し、ＷＳｉゲート電極１１０を形成する。以下、ＷＳｉ
ゲート電極を符号１１０で示す。さらに図８（Ｃ）の工
程で、側壁絶縁膜１１４（ＳｉＯＮ膜）を、前記側壁酸
化膜１１４がゲート電極１１０の側壁を覆うように形成
し、Ｓｉ+ のイオン注入１１６を行い、ｎ- 注入領域１
１８を形成する。ｎ- 注入領域１１８はＬＤＤ構造を構
成することになる。
フィー法によってフォトレジストパターン１１２を形成
し、これをマスクとしてＷＳｉ膜１１０をパターニング
し、ＷＳｉゲート電極１１０を形成する。以下、ＷＳｉ
ゲート電極を符号１１０で示す。さらに図８（Ｃ）の工
程で、側壁絶縁膜１１４（ＳｉＯＮ膜）を、前記側壁酸
化膜１１４がゲート電極１１０の側壁を覆うように形成
し、Ｓｉ+ のイオン注入１１６を行い、ｎ- 注入領域１
１８を形成する。ｎ- 注入領域１１８はＬＤＤ構造を構
成することになる。
【００４３】図８（Ｄ）の工程では、ゲート電極１１０
に対し、ソース側とドレイン側が非対称（例えば、前実
施例のような対称な場合と比較して、ドレイン側の領域
を広く、ソース側の領域を狭くした状態）となるような
フォトレジストパターン１２０をフォトリソグラフィー
法によって形成し、これをマスクとしてＳｉ+ のイオン
注入１２２を行い、ｎ+ 注入領域１２４を形成する。ゲ
ート電極に対してソース側とドレイン側を非対称にする
ことにより、ショットキーゲート電極近傍のドレイン側
ではｎ- 領域の面積が大となり、これに伴う電界緩和に
よりホットキャリアの発生が抑制され、ショートチャネ
ル効果が抑制される。一方、ソース側ではｎ- 領域の面
積を逆に小さくすることにより寄生抵抗が減少し、その
結果ＦＥＴの相互コンダクタンスが向上する。
に対し、ソース側とドレイン側が非対称（例えば、前実
施例のような対称な場合と比較して、ドレイン側の領域
を広く、ソース側の領域を狭くした状態）となるような
フォトレジストパターン１２０をフォトリソグラフィー
法によって形成し、これをマスクとしてＳｉ+ のイオン
注入１２２を行い、ｎ+ 注入領域１２４を形成する。ゲ
ート電極に対してソース側とドレイン側を非対称にする
ことにより、ショットキーゲート電極近傍のドレイン側
ではｎ- 領域の面積が大となり、これに伴う電界緩和に
よりホットキャリアの発生が抑制され、ショートチャネ
ル効果が抑制される。一方、ソース側ではｎ- 領域の面
積を逆に小さくすることにより寄生抵抗が減少し、その
結果ＦＥＴの相互コンダクタンスが向上する。
【００４４】次に、図９（Ｅ）の工程で、ＴｉＷ膜１２
６とＷ膜１２８とが、それぞれ応力緩和層および低抵抗
層として順次スパッタリング法により堆積され、さらに
これらのＴｉＷ膜１２６、Ｗ膜１２８を保護膜としてイ
オン注入領域１１８および１２４を活性化するための熱
処理を、典型的には８００℃２５分間行う。次に、図９
（Ｆ）の工程では、前記第１の実施例と同様にして、Ｗ
Ｓｉ層１１０の幅よりは大きいが、両側壁絶縁膜１１４
を含んだゲート全体の幅よりは小さいフォトレジストパ
ターン１３０を形成し、Ｗ膜１２８、およびＴｉＷ膜１
２６をドライエッチングによりパターニングする。本工
程においても前記第１の実施例および第２の実施例と同
様、ＷＳｉ層１１０の側壁面は側壁絶縁膜１１４によっ
て保護されているためサイドエッチングされることはな
い。
６とＷ膜１２８とが、それぞれ応力緩和層および低抵抗
層として順次スパッタリング法により堆積され、さらに
これらのＴｉＷ膜１２６、Ｗ膜１２８を保護膜としてイ
オン注入領域１１８および１２４を活性化するための熱
処理を、典型的には８００℃２５分間行う。次に、図９
（Ｆ）の工程では、前記第１の実施例と同様にして、Ｗ
Ｓｉ層１１０の幅よりは大きいが、両側壁絶縁膜１１４
を含んだゲート全体の幅よりは小さいフォトレジストパ
ターン１３０を形成し、Ｗ膜１２８、およびＴｉＷ膜１
２６をドライエッチングによりパターニングする。本工
程においても前記第１の実施例および第２の実施例と同
様、ＷＳｉ層１１０の側壁面は側壁絶縁膜１１４によっ
て保護されているためサイドエッチングされることはな
い。
【００４５】最後に図９（Ｇ）の工程では、ｎ+ ーＧａ
Ａｓ層１２４上にオーミック電極１３２を形成し、側壁
絶縁膜１１４を除去して庇型ゲートが完成する。 [ 第４の実施例]図１０（Ａ）〜（Ｃ）および図１１
（Ｄ）、（Ｅ）は、本発明の第４の実施例によるＭＥＳ
ＦＥＴおよびその製造方法を示す。
Ａｓ層１２４上にオーミック電極１３２を形成し、側壁
絶縁膜１１４を除去して庇型ゲートが完成する。 [ 第４の実施例]図１０（Ａ）〜（Ｃ）および図１１
（Ｄ）、（Ｅ）は、本発明の第４の実施例によるＭＥＳ
ＦＥＴおよびその製造方法を示す。
【００４６】図１０（Ａ）を参照するに、半絶縁性Ｇａ
Ａｓ基板２００中に図示しないＭｇ + のイオン注入を行
い、ｐ型のＧａＡｓ層２０２を形成する。続いて図示し
ないＳｉ+ のイオン注入を行い、前記ｐ型ＧａＡｓ層２
０２の上部にｎ型のチャネル領域となるＧａＡｓ層２０
４を形成する。次にその上層に、スパッタリング法によ
りショットキー電極形成層として、ＷＳｉ膜２０６、Ｔ
ｉＷ膜２０８、Ｗ膜２１０を順次堆積させる。
Ａｓ基板２００中に図示しないＭｇ + のイオン注入を行
い、ｐ型のＧａＡｓ層２０２を形成する。続いて図示し
ないＳｉ+ のイオン注入を行い、前記ｐ型ＧａＡｓ層２
０２の上部にｎ型のチャネル領域となるＧａＡｓ層２０
４を形成する。次にその上層に、スパッタリング法によ
りショットキー電極形成層として、ＷＳｉ膜２０６、Ｔ
ｉＷ膜２０８、Ｗ膜２１０を順次堆積させる。
【００４７】次に図１０（Ｂ）の工程では、フォトリソ
グラフィー法によって所望のフォトレジストパターン２
１２を形成し、これと同形状にＷＳｉ膜２０６、ＴｉＷ
膜２０８、Ｗ膜２１０をパターニングし、ゲート電極を
形成する。以下、前記ゲート電極を参照符号２１１で示
す。ゲート電極２１１中、ＷＳｉ膜２０６はショットキ
ー接合層を、ＴｉＷ膜２０８は応力緩和層を、またＷ膜
２１０は低抵抗層を構成する。
グラフィー法によって所望のフォトレジストパターン２
１２を形成し、これと同形状にＷＳｉ膜２０６、ＴｉＷ
膜２０８、Ｗ膜２１０をパターニングし、ゲート電極を
形成する。以下、前記ゲート電極を参照符号２１１で示
す。ゲート電極２１１中、ＷＳｉ膜２０６はショットキ
ー接合層を、ＴｉＷ膜２０８は応力緩和層を、またＷ膜
２１０は低抵抗層を構成する。
【００４８】さらに図１０（Ｃ）の工程では、第３の実
施例と同様に、フォトレジストパターン２１２をアッシ
ング法等により除去し、ゲート電極２１１をマスクとし
て、Ｓｉ+ のイオン注入２１４を行い、低濃度のｎ型の
ＧａＡｓ層であるｎ- 領域２１６を形成する。次に図１
１（Ｄ）の工程では、第３の実施例と同様に、ゲート電
極２１１の側壁に側壁絶縁膜２１８を形成する。側壁絶
縁膜２１８は、例えばプラズマＣＶＤ法によりＳｉＯＮ
膜を堆積した後、エッチバックすることにより形成す
る。側壁絶縁膜２１８を形成した後に、これをマスクと
してＳｉ+ のイオン注入２２０を行い、高濃度のｎ型の
ＧａＡｓ層であるｎ+ 領域２２２を形成する。
施例と同様に、フォトレジストパターン２１２をアッシ
ング法等により除去し、ゲート電極２１１をマスクとし
て、Ｓｉ+ のイオン注入２１４を行い、低濃度のｎ型の
ＧａＡｓ層であるｎ- 領域２１６を形成する。次に図１
１（Ｄ）の工程では、第３の実施例と同様に、ゲート電
極２１１の側壁に側壁絶縁膜２１８を形成する。側壁絶
縁膜２１８は、例えばプラズマＣＶＤ法によりＳｉＯＮ
膜を堆積した後、エッチバックすることにより形成す
る。側壁絶縁膜２１８を形成した後に、これをマスクと
してＳｉ+ のイオン注入２２０を行い、高濃度のｎ型の
ＧａＡｓ層であるｎ+ 領域２２２を形成する。
【００４９】さらに図１１（Ｅ）の工程では、前記各イ
オン注入領域を活性化するための熱処理を、典型的には
８００℃２５分間行う。さらにソース・ドレイン上にオ
ーミック電極２２４を形成し、ゲート電極中に応力緩和
層２０８を有するＬＤＤ構造のＭＥＳＦＥＴが完成す
る。
オン注入領域を活性化するための熱処理を、典型的には
８００℃２５分間行う。さらにソース・ドレイン上にオ
ーミック電極２２４を形成し、ゲート電極中に応力緩和
層２０８を有するＬＤＤ構造のＭＥＳＦＥＴが完成す
る。
【００５０】
【発明の効果】本発明により、化合物半導体電界効果ト
ランジスタのゲートにおける低抵抗層とショットキー電
極の間に応力緩和層を介在させることにより、低抵抗層
とショットキー電極の間において生じる応力を抑制する
ことができるため、前記応力に伴って活性層中に誘起さ
れるストレスに起因するトランジスタ特性の劣化を防止
し、また、ゲート電極構造を庇型とすることによって、
トランジスタの縮小化に伴うゲート配線抵抗の増大の問
題を回避することができ、さらに、ＬＤＤ構造を付加す
ることにより、ショートチャネル効果を抑制することが
できる。
ランジスタのゲートにおける低抵抗層とショットキー電
極の間に応力緩和層を介在させることにより、低抵抗層
とショットキー電極の間において生じる応力を抑制する
ことができるため、前記応力に伴って活性層中に誘起さ
れるストレスに起因するトランジスタ特性の劣化を防止
し、また、ゲート電極構造を庇型とすることによって、
トランジスタの縮小化に伴うゲート配線抵抗の増大の問
題を回避することができ、さらに、ＬＤＤ構造を付加す
ることにより、ショートチャネル効果を抑制することが
できる。
【図１】（Ａ）〜（Ｄ）は、従来の膜応力緩和層を用い
た化合物半導体装置の製造工程を示す図である。
た化合物半導体装置の製造工程を示す図である。
【図２】（Ａ）〜（Ｃ）は、本発明の原理を示す図（そ
の１）である。
の１）である。
【図３】（Ｄ）〜（Ｅ）は、本発明の原理を示す図（そ
の２）である。
の２）である。
【図４】（Ａ）〜（Ｄ）は、第１の実施例による半導体
装置の製造工程を示す図（その１）である。
装置の製造工程を示す図（その１）である。
【図５】（Ｅ）〜（Ｇ）は、第１の実施例による半導体
装置の製造工程を示す図（その２）である。
装置の製造工程を示す図（その２）である。
【図６】（Ａ）〜（Ｄ）は、第２の実施例による半導体
装置の製造工程を示す図（その１）である。
装置の製造工程を示す図（その１）である。
【図７】（Ｅ）〜（Ｇ）は、第２の実施例による半導体
装置の製造工程を示す図（その２）である。
装置の製造工程を示す図（その２）である。
【図８】（Ａ）〜（Ｄ）は、第３の実施例による半導体
装置の製造工程を示す図（その１）である。
装置の製造工程を示す図（その１）である。
【図９】（Ｅ）〜（Ｇ）は、第３の実施例による半導体
装置の製造工程を示す図（その２）である。
装置の製造工程を示す図（その２）である。
【図１０】（Ａ）〜（Ｃ）は、第４の実施例による半導
体装置の製造工程を示す図（その１）である。
体装置の製造工程を示す図（その１）である。
【図１１】（Ｄ）〜（Ｅ）は、第４の実施例による半導
体装置の製造工程を示す図（その２）である。
体装置の製造工程を示す図（その２）である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓ層 ３ ＷＳｉショットキー接合層 ４ ＬａＢ6 膜応力緩和層 ５ Ｗ低抵抗層 ６ ｎ型ＧａＡｓ（イオン注入）層 ８ 半絶縁性ＧａＡｓ基板 ９ ｎ型ＧａＡｓ層 １０ ショットキー接合層 １１ 側壁酸化膜 １２ ｎ- ＧａＡｓ層 １３ ｎ+ ＧａＡｓ層 １４ 膜応力緩和層 １５ 低抵抗層 １６ オーミック電極 ３０ 半絶縁性ＧａＡｓ基板 ３２ ｐ型ＧａＡｓ（イオン注入）層 ３４ ｎ型ＧａＡｓ（イオン注入）層 ３６ ＷＳｉショットキー接合層 ３８ フォトレジストパターン ４０ Ｓｉ+ イオン注入 ４２ ｎ- ＧａＡｓ（イオン注入）層 ４４ 側壁絶縁膜（ＳｉＯＮ） ４６ Ｓｉ+ イオン注入 ４８ ｎ+ ＧａＡｓ（イオン注入）層 ５０ ＴｉＷ応力緩和層 ５２ Ｗ低抵抗層 ５４ フォトレジストパターン ５６ オーミック電極 ６０ 半絶縁性ＧａＡｓ基板 ６２ ｎ−ＧａＡｓ層 ６４ ｉ−ＩｎＧａＡｓ層 ６６ ｉ−ＡｌＧａＡｓ層 ６８ ｉ−ＧａＡｓ層 ７０ ＷＳｉショットキー接合層 ７２ フォトレジストパターン ７３ 第１の側壁絶縁膜（ＳｉＯＮ） ７４ Ｓｉ+ イオン注入 ７６ ｎ- ＧａＡｓ（イオン注入）層 ７８ 第２の側壁絶縁膜（ＳｉＯＮ） ８０ Ｓｉ+ イオン注入 ８２ ｎ+ ＧａＡｓ（イオン注入）層 ８４ ＴｉＷ応力緩和層 ８６ Ｗ低抵抗層 ８８ フォトレジストパターン ９０ オーミック電極 １００ 半絶縁性ＧａＡｓ基板 １０２ ｎ−ＧａＡｓ層 １０４ ｉ−ＩｎＧａＡｓ層 １０６ ｉ−ＡｌＧａＡｓ層 １０８ ｉ−ＧａＡｓ層 １１０ ＷＳｉショットキー接合層 １１２ フォトレジストパターン １１４ 側壁絶縁膜（ＳｉＯＮ） １１６ Ｓｉ+ イオン注入 １１８ ｎ- −ＧａＡｓ（イオン注入）層 １２０ フォトレジストパターン １２２ Ｓｉ+ イオン注入 １２４ ｎ+ ＧａＡｓ（イオン注入）層 １２６ ＴｉＷ応力緩和層 １２８ Ｗ低抵抗層 １３０ フォトレジストパターン １３２ オーミック電極 ２００ 半絶縁性ＧａＡｓ基板 ２０２ ｐ−ＧａＡｓ（イオン注入）層 ２０４ ｎ−ＧａＡｓ（イオン注入）層 ２０６ ＷＳｉショットキー接合層 ２０８ ＴｉＷ応力緩和層 ２１０ Ｗ低抵抗層 ２１１ ゲート電極 ２１２ フォトレジストパターン ２１４ Ｓｉ+ イオン注入 ２１６ ｎ- −ＧａＡｓ（イオン注入）層 ２１８ 側壁絶縁膜（ＳｉＯＮ） ２２０ Ｓｉ+ イオン注入 ２２２ ｎ+ −ＧａＡｓ（イオン注入）層 ２２４ オーミック電極
Claims (10)
- 【請求項１】 基板と、 前記基板表面に形成された、化合物半導体よりなるチャ
ネル層と、 前記チャネル層上に形成されたゲート構造と、 前記基板表面の、前記チャネル層の両側に、前記チャネ
ル層に隣接して形成された、不純物元素を第１の濃度で
含む一対の第１の拡散領域と、 前記基板表面の、前記一対の第１の拡散領域の外側に、
前記第１の拡散領域にそれぞれ隣接して形成された、前
記不純物元素と同一の導電型の不純物元素を前記第１の
濃度よりも高い第２の濃度で含む一対の第２の拡散領域
とよりなり、 前記ゲート構造は、前記チャネル層にショットキー接触
するショットキー電極と、前記ショットキー電極上に形
成された低抵抗層と、前記ショットキー電極と前記低抵
抗層との間に介在する応力緩和層とよりなり、 前記低抵抗層と前記応力緩和層とは、前記ショットキー
電極に対して庇状の形状を有することを特徴とする半導
体装置。 - 【請求項２】 前記半導体装置において、 前記ショットキー電極の両側に側壁絶縁膜をさらに備え
ていることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置において、 前記各側壁絶縁膜の外側にさらに別の側壁絶縁膜を備え
ていることを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第２の拡散領域は、前記ショットキ
ーゲート電極の、ゲート長方向上で一の側に位置する第
１の領域と、反対側に位置する第２の領域とよりなり、
前記基板表面上の前記ゲート長方向の前記各領域の大き
さが、前記第１の領域と前記第２の領域とで相互に異な
ることを特徴とする請求項１ないし３記載の半導体装
置。 - 【請求項５】 前記半導体装置において、 前記応力緩和層がＴｉＷであることを特徴とする請求項
１ないし４記載の半導体装置。 - 【請求項６】 基板と、 基板表面に形成された、化合物半導体よりなるチャネル
層と、 前記チャネル層上に形成されたゲート構造と、 前記基板表面の、前記チャネル層の両側に、前記チャネ
ル層に隣接して形成された、不純物元素を第１の濃度で
含む一対の第１の拡散領域と、 前記基板表面の、前記一対の第１の拡散領域の外側に、
前記第１の拡散領域にそれぞれ隣接して形成された、前
記不純物元素と同一の導電型の不純物元素を前記第１の
濃度よりも高い第２の濃度で含む一対の第２の拡散領域
とよりなり、 前記ゲート構造は、前記チャネル層にショットキー接触
するショットキー電極と、前記ショットキー電極上に形
成された低抵抗層と、前記ショットキー電極と前記低抵
抗層との間に介在する応力緩和層とよりなることを特徴
とする半導体装置。 - 【請求項７】 化合物半導体装置の製造方法において、 基板上にゲート電極を形成する工程と、 前記基板中に、前記ゲート電極をマスクとして、第１の
不純物元素を導入する工程と、 前記ゲート電極の側壁に第１の側壁絶縁膜を形成する工
程と、 前記ゲート電極と前記第１の側壁絶縁膜をマスクとし
て、前記第１の不純物元素と同じ導電型の第２の不純物
元素を導入する工程と、 前記ゲート電極と前記側壁絶縁膜上に、応力緩和層と低
抵抗層とを順次堆積する工程と、 前記ゲート電極に対して、前記応力緩和層と前記低抵抗
層とを庇型の形状にパターニングする工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項８】 前記第１の不純物元素を導入する工程
は、前記ゲート電極の側壁に、第２の側壁絶縁膜を形成
した後に実施され、 前記第１の側壁絶縁膜を形成する工程は、前記第２の側
壁絶縁膜を形成した後に、前記第１の側壁絶縁膜が前記
第２の側壁絶縁膜を覆うように実施されることを特徴と
する請求項７記載の半導体装置の製造方法。 - 【請求項９】 化合物半導体装置の製造方法において、 基板上にゲート電極を形成する工程と、 前記ゲート電極の両側壁面に一対の側壁絶縁膜をそれぞ
れ形成する工程と、 前記基板中に、前記ゲート電極および前記側壁絶縁膜を
マスクとして、不純物元素をイオン注入法により導入
し、前記各々の側壁絶縁膜に隣接して、第１の拡散領域
を形成する工程と、 前記基板中に、前記ゲート電極および前記一対の側壁絶
縁膜を覆うマスクを使い、前記不純物元素と同一の導電
型の不純物元素をイオン注入法により導入し、前記ゲー
ト電極の両側に、前記前記側壁絶縁膜から離間して、一
対の第２の拡散領域を、前記第２の拡散領域の各々が、
対応する前記第１の拡散領域に部分的に重畳するように
形成する工程とよりなり、 前記マスクは、前記第１の拡散領域のうち、前記ゲート
電極に対してゲート長方向上の第１の側において、前記
側壁絶縁膜と前記第２の拡散領域との間に位置する第１
の領域と、前記ゲート長方向上の第２の、反対の側にお
いて、前記側壁絶縁膜と前記第２の拡散領域との間に位
置する第２の領域とで、前記ゲート長方向のサイズが異
なるように形成されることを特徴とする半導体装置の製
造方法。 - 【請求項１０】 化合物半導体装置の製造方法におい
て、 基板上に、ショットキー接合を形成する金属層と、応力
緩和層と、低抵抗層とを順次堆積してゲート電極を形成
する工程と、 前記基板中に、前記ゲート電極をマスクとして、不純物
元素を導入する工程と、 前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記基板中に、前記ゲートと前記側壁絶縁膜をマスクと
して、前記不純物元素と同じ導電型の不純物元素を導入
する工程とを含むことを特徴とする半導体装置の製造方
法。
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|---|---|---|---|
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