JPH01133396U - - Google Patents

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JPH01133396U
JPH01133396U JP2777688U JP2777688U JPH01133396U JP H01133396 U JPH01133396 U JP H01133396U JP 2777688 U JP2777688 U JP 2777688U JP 2777688 U JP2777688 U JP 2777688U JP H01133396 U JPH01133396 U JP H01133396U
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rom
clock signal
circuit
phase clock
read
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Description

【図面の簡単な説明】
第1図は本考案の一実施例を示すブロツク構成
図である。第2図、第3図は本考案で用いられる
積分回路を用いた周波数検出回路の動作を示すタ
イムチヤートであり、第2図は低周波、第3図は
高周波の場合をそれぞれ示す図、第4図は本考案
における高周波の場合の読み出しタイミングチヤ
ート、第5図は従来用いられているROM読み出
し回路のブロツク図、第6図は従来例又は本考案
における低周波の場合のROM読み出しタイミン
グチヤートである。 1…アドレス、2…ROM、3…センス増幅器
、4…ラツチ回路、5,6…切換論理ゲート、7
…周波数検出回路、8…出力信号、9…周波数検
出信号、10…積分回路、11…シフトレジスタ
、12…積分回路10の出力、13,14…イン
バータ出力、Φ1,Φ2…クロツク信号、ROM
OUT…ROM読み出し信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. 内部にプログラムされたROM(Read O
    nly Memory)を持ち非重複の二相クロ
    ツク信号と、容量及び抵抗で構成される積分回路
    と、前記二相クロツク信号で動作するシフトレジ
    スタと、前記ROMの読み出しタイミングを変更
    する回路とを有することを特徴とした半導体集積
    回路。
JP2777688U 1988-03-02 1988-03-02 Pending JPH01133396U (ja)

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JP2777688U JPH01133396U (ja) 1988-03-02 1988-03-02

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JPH01133396U true JPH01133396U (ja) 1989-09-11

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ID=31250566

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JP2777688U Pending JPH01133396U (ja) 1988-03-02 1988-03-02

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