JPH01133526A - 充電制御回路 - Google Patents
充電制御回路Info
- Publication number
- JPH01133526A JPH01133526A JP62290017A JP29001787A JPH01133526A JP H01133526 A JPH01133526 A JP H01133526A JP 62290017 A JP62290017 A JP 62290017A JP 29001787 A JP29001787 A JP 29001787A JP H01133526 A JPH01133526 A JP H01133526A
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- JP
- Japan
- Prior art keywords
- voltage
- battery
- digital
- circuit
- charging
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- Pending
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- Charge And Discharge Circuits For Batteries Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、二次電池の充電制御回路において、電池電圧
のピーク値をホールドするデジタル・アナログ変換回路
に関する。
のピーク値をホールドするデジタル・アナログ変換回路
に関する。
従来の技術
二次電池を充電すると、第３図に示す充電電圧特性が示
す様に、充電末期に、６異った温度においてピーク点、
Ｐｌ 、Ｐ２ 、ＰＳを示し、その後電圧が降下する特
性を示す。このピーク点からの降下電圧を検出して急速
充電を終了する充電制御方法が広く応用されている。
す様に、充電末期に、６異った温度においてピーク点、
Ｐｌ 、Ｐ２ 、ＰＳを示し、その後電圧が降下する特
性を示す。このピーク点からの降下電圧を検出して急速
充電を終了する充電制御方法が広く応用されている。
この制御手段は、電池電圧のピーク値を記憶するピーク
ホールド回路と、記憶電圧から電池電圧が降下したこと
を検出する降下電圧検出回路とで構成される。
ホールド回路と、記憶電圧から電池電圧が降下したこと
を検出する降下電圧検出回路とで構成される。
上記制御手段に用いるピークホールド回路において、ダ
イオードとコンデンサの組み合せから、現在ではデジタ
ル記憶カウンターと、デジタル・アナログ変換回路を組
み合せたものが用いられている。
イオードとコンデンサの組み合せから、現在ではデジタ
ル記憶カウンターと、デジタル・アナログ変換回路を組
み合せたものが用いられている。
その従来例について図面を参照しながら以下に説明する
。
。
第２図は、従来のデジタル記憶カウンターと、デジタル
・アナログ変換回路を組み合せたピークホールド回路を
用いた二次電池充電制御回路である。第２図において、
１は直流電源装置、２はスイツチングトランジスタ、３
はデジタル・アナログ変換回路（以下Ｄ／ム変換回路）
、４はデジタル記憶カウンター、５はカウンター制御回
路、６は比較器、７は降下電圧検出回路、８，９は抵抗
、１０は充電される二次電池である。
・アナログ変換回路を組み合せたピークホールド回路を
用いた二次電池充電制御回路である。第２図において、
１は直流電源装置、２はスイツチングトランジスタ、３
はデジタル・アナログ変換回路（以下Ｄ／ム変換回路）
、４はデジタル記憶カウンター、５はカウンター制御回
路、６は比較器、７は降下電圧検出回路、８，９は抵抗
、１０は充電される二次電池である。
以上の様に構成された、従来の回路についてその動作を
説明する。まず、デジタル記憶カウンター４をリセット
する。次に、充電される二次電池１ｏを接続し、直流電
源装置を動作させる。初期状態において、デジタル記憶
カウンター４はオールクリアーにされているため、Ｄ／
ム変換回路３の出力電圧ＶＤは、はぼＯＶである。電池
比電圧検出点Ｂの電圧ＶＢは、分割抵抗８，９によって
、電池１セル分の電圧が印加される。初期状態において
は、Ｖｎ ） Ｔｏであるため、降下電圧検出回路７は
・Ｈｉ”を出力し、スイッチングトランジスタ２は・Ｏ
Ｎ″となり、直流電源装置１がら、スイッチングトラン
ジスタ２を通って電池１ｏに電流が流れ、電池１ｏを急
速充電する。比較器６は、”Ｈｌ”レペｌｖヲ出力し、
カウンター制御回路６は、デジタル記憶カウンター４を
カウントアツプする。Ｄ／Ａ変換回路３は、デジタル記
憶カウンター４の数値に合わせて上昇して行き、やがて
、Ｖ！Ｉ＝Ｖｏとなる。この点で、比較器６は・Ｈｉ”
から“Ｌｏ”を出力し、カウンター制御回路は、カウン
ターをその状態で保持する。充電が進行し、電池電圧が
上昇すると、再びＶａ）Ｖｎとなり、比較器６は“Ｌｏ
″から“Ｈｉ”を出力し、再びカウンター制御回路６は
、デジタル記憶カウンター４をカウントアツプし、従っ
て、Ｄ／ム変換器の出力ＶＤは上昇する。やがて、ＶＢ
：ＶＤの状態で比較器６は・Ｈｌ”からＬＯ″を出力し
、カウンター制御回路５は、デジタル記憶カウンターを
、その状態で保持する。従って、比較器６およびカウン
ター制御回路６およびデジタル記憶カウンター４および
、Ｄ／ム変換回路３は、Ｖ、 ＝ＶＤの状態となる様に
常に働く。やがて、電池電圧がピーク点に達した時の電
圧をそれぞれｙａｐ ＝ ＶＤＰとする。ピーク点以後
、電池電圧は、降下を開始する。降下電圧が、降下電圧
検出回路７で規定される降下電圧値Δｖ＝ ｖｏｐ −
ＶＢになるまで降下電圧が発生すると、降下電圧検出回
路Ｔは、・Ｈｉ”から・ＬＯ”を出力して、スイッチン
グトランジスタ２は、・ＯＦＦ”となり、直流電源装置
１と電池１ｏを遮断して充電を終了する。以上の様にし
て、従来のデジタル記憶カウンターと、デジタル・アナ
ログ変換回路を組み合せた、ピークホールド回路を用い
た二次電池充電制御回路は動作する。
説明する。まず、デジタル記憶カウンター４をリセット
する。次に、充電される二次電池１ｏを接続し、直流電
源装置を動作させる。初期状態において、デジタル記憶
カウンター４はオールクリアーにされているため、Ｄ／
ム変換回路３の出力電圧ＶＤは、はぼＯＶである。電池
比電圧検出点Ｂの電圧ＶＢは、分割抵抗８，９によって
、電池１セル分の電圧が印加される。初期状態において
は、Ｖｎ ） Ｔｏであるため、降下電圧検出回路７は
・Ｈｉ”を出力し、スイッチングトランジスタ２は・Ｏ
Ｎ″となり、直流電源装置１がら、スイッチングトラン
ジスタ２を通って電池１ｏに電流が流れ、電池１ｏを急
速充電する。比較器６は、”Ｈｌ”レペｌｖヲ出力し、
カウンター制御回路６は、デジタル記憶カウンター４を
カウントアツプする。Ｄ／Ａ変換回路３は、デジタル記
憶カウンター４の数値に合わせて上昇して行き、やがて
、Ｖ！Ｉ＝Ｖｏとなる。この点で、比較器６は・Ｈｉ”
から“Ｌｏ”を出力し、カウンター制御回路は、カウン
ターをその状態で保持する。充電が進行し、電池電圧が
上昇すると、再びＶａ）Ｖｎとなり、比較器６は“Ｌｏ
″から“Ｈｉ”を出力し、再びカウンター制御回路６は
、デジタル記憶カウンター４をカウントアツプし、従っ
て、Ｄ／ム変換器の出力ＶＤは上昇する。やがて、ＶＢ
：ＶＤの状態で比較器６は・Ｈｌ”からＬＯ″を出力し
、カウンター制御回路５は、デジタル記憶カウンターを
、その状態で保持する。従って、比較器６およびカウン
ター制御回路６およびデジタル記憶カウンター４および
、Ｄ／ム変換回路３は、Ｖ、 ＝ＶＤの状態となる様に
常に働く。やがて、電池電圧がピーク点に達した時の電
圧をそれぞれｙａｐ ＝ ＶＤＰとする。ピーク点以後
、電池電圧は、降下を開始する。降下電圧が、降下電圧
検出回路７で規定される降下電圧値Δｖ＝ ｖｏｐ −
ＶＢになるまで降下電圧が発生すると、降下電圧検出回
路Ｔは、・Ｈｉ”から・ＬＯ”を出力して、スイッチン
グトランジスタ２は、・ＯＦＦ”となり、直流電源装置
１と電池１ｏを遮断して充電を終了する。以上の様にし
て、従来のデジタル記憶カウンターと、デジタル・アナ
ログ変換回路を組み合せた、ピークホールド回路を用い
た二次電池充電制御回路は動作する。
発明が解決しようとする問題点
しかしながら上記の様な構成では、電池の通常充電電圧
変動範囲は、一般に、最低１．２Ｖ／セル〜最高１．９
Ｖ／セル程度であるのに対し、Ｄ／ム変換器の出力電
圧は、ｏＶ／セＩｖ〜２Ｖ／セル程度であり、少なくと
も、ＯＶ／セ／Ｉ／〜１．ｏＶ／セルのＤ／ム変換回路
の出力は、有効に利用されず無駄である。
変動範囲は、一般に、最低１．２Ｖ／セル〜最高１．９
Ｖ／セル程度であるのに対し、Ｄ／ム変換器の出力電
圧は、ｏＶ／セＩｖ〜２Ｖ／セル程度であり、少なくと
も、ＯＶ／セ／Ｉ／〜１．ｏＶ／セルのＤ／ム変換回路
の出力は、有効に利用されず無駄である。
問題点を解決するための手段
本発明においては、上記欠点に鑑み、記憶した電池電圧
を出力するデジタル・アナログ変換回路において、二次
電池の通常充電電圧特性の示す充電初期電圧に近い、初
期バイアス約１ｖ／セル程度を持たせている構成となっ
ている。
を出力するデジタル・アナログ変換回路において、二次
電池の通常充電電圧特性の示す充電初期電圧に近い、初
期バイアス約１ｖ／セル程度を持たせている構成となっ
ている。
作用
上記構成によって、Ｄ ／ Ａ変換回路の出力電圧範囲
をｏＶ／セ）Ｖ〜２Ｖ／セル必要であったのに対して、
１ｖ／セ／Ｖ〜２Ｖ／セルと、半分に圧縮する事が可能
となり、同じ分解能ならば、Ｄ ／ Ａ変換回路および
、デジタル記憶カウンターのビット数を１ビット分削減
出来る。又、同じビット数ならば、分解能を倍に向上さ
せる事が出来る。
をｏＶ／セ）Ｖ〜２Ｖ／セル必要であったのに対して、
１ｖ／セ／Ｖ〜２Ｖ／セルと、半分に圧縮する事が可能
となり、同じ分解能ならば、Ｄ ／ Ａ変換回路および
、デジタル記憶カウンターのビット数を１ビット分削減
出来る。又、同じビット数ならば、分解能を倍に向上さ
せる事が出来る。
実施例
次に、図面を参照しながら本発明の実施例について説明
する。第１図は、デジタル記憶カウンターと、本発明の
デジタル・アナログ変換回路を組み合せた、ピークホー
ルド回路を用いた二次電池充電制御回路の実施例である
。第１図において、１１は、Ｄ／ム変換回路に初期バイ
アスを与えるバイアス回路である。その他は、第２図に
示した従来例と同一である。
する。第１図は、デジタル記憶カウンターと、本発明の
デジタル・アナログ変換回路を組み合せた、ピークホー
ルド回路を用いた二次電池充電制御回路の実施例である
。第１図において、１１は、Ｄ／ム変換回路に初期バイ
アスを与えるバイアス回路である。その他は、第２図に
示した従来例と同一である。
以上の様に構成された、実施例についてその動作を説明
する。まず、デジタル記憶カウンター４をリセットする
。次に、充電される二次電池１０を接続し、直流電源装
置を動作させる。初期状態において、デジタル記憶カウ
ンター４は、オーフレクリアーにされているため、Ｄ／
ム変換回路３の出力電圧ＶＤは、バイアス回路１１によ
って初期バイアスされて、ＶＤ はほぼ１ｖを出力する
。電池比電圧検出点Ｂの電圧ＶＢは、分割抵抗８，９に
よって、電池電圧１七ル分の電圧が印加される。
する。まず、デジタル記憶カウンター４をリセットする
。次に、充電される二次電池１０を接続し、直流電源装
置を動作させる。初期状態において、デジタル記憶カウ
ンター４は、オーフレクリアーにされているため、Ｄ／
ム変換回路３の出力電圧ＶＤは、バイアス回路１１によ
って初期バイアスされて、ＶＤ はほぼ１ｖを出力する
。電池比電圧検出点Ｂの電圧ＶＢは、分割抵抗８，９に
よって、電池電圧１七ル分の電圧が印加される。
初期状態ニオイテ、ＶＢ〉１．２ｖであり、ＶＢ＞ＶＤ
であるため、降下電圧検出回路は、“Ｈｉ”を出力し、
スイッチングトランジスタ２は・ＯＮ”となり、直流電
源装置１から、スイッチングトランジスタ２を通って、
電池１ｏに電流が流れ、電池１ｏを急速充電する。比較
器６は、“Ｈｉ”レベルを出力し、カウンター制御回路
５は、デジタル記憶カウンター４をカウントアツプする
。Ｄ／ム変換回路３は、デジタル記憶カウンター４の数
値に合わせて上昇して行き、やがて、ＶＢ”ＶＤとなる
。この点で、比較器６は、＠Ｈ１″から１Ｌｏ″を出力
し、カウンター制御回路は、カウンターをその状態で保
持する。
であるため、降下電圧検出回路は、“Ｈｉ”を出力し、
スイッチングトランジスタ２は・ＯＮ”となり、直流電
源装置１から、スイッチングトランジスタ２を通って、
電池１ｏに電流が流れ、電池１ｏを急速充電する。比較
器６は、“Ｈｉ”レベルを出力し、カウンター制御回路
５は、デジタル記憶カウンター４をカウントアツプする
。Ｄ／ム変換回路３は、デジタル記憶カウンター４の数
値に合わせて上昇して行き、やがて、ＶＢ”ＶＤとなる
。この点で、比較器６は、＠Ｈ１″から１Ｌｏ″を出力
し、カウンター制御回路は、カウンターをその状態で保
持する。
充電が進行し、電池電圧が上昇すると、再びＶＢ＞ＶＤ
となり、比較器６は”Ｌｏ”から・Ｈｉ”を出力し、再
びカウンター制御回路５は、テ゛ジタル記憶カウンター
４をカウントアツプし、従って、Ｄ／ム変換器の出力電
圧ＶＤは上昇する。
となり、比較器６は”Ｌｏ”から・Ｈｉ”を出力し、再
びカウンター制御回路５は、テ゛ジタル記憶カウンター
４をカウントアツプし、従って、Ｄ／ム変換器の出力電
圧ＶＤは上昇する。
やがて、Ｖ、 ＝ ＶＤの状態で比較器６は”Ｈｉ”か
らＬｏ”を出力し、カウンター制御回路５は、デジタル
記憶カウンターをその状態で保持する。従って、比較器
６、カウンター制御回路６および、デジタｌし記憶カウ
ンター４、Ｄ／ム変換回路３は、ｖ！１＝ｖＤの状態と
なる様に常に働く。やがて、電池電圧がピーク点に達し
た時の電圧を、それぞれＶＢｐ＝Ｖｎｐとする。ピーク
点以後、電池電圧は降下を開始する。降下電圧が、降下
電圧検出回路７で規定される降下電圧値ΔＶ＝Ｖｎｐ−
ＶＢになるまで降下電圧が発生すると、降下電圧検出回
路７は、”ＨＡ”から”Ｌｏ”を出力して、スイッチン
グトランジスタ２は、“ＯＦＦ”となり、直流電源装置
１と電池１０′ｆ、遮断して充電を終了する。以上の様
に、本発明のデジタル記憶カウンターと、デジタル・ア
ナログ変換回路を組み合せた、ピークホールド回路を用
いた二次電池充電制御回路は動作する。
らＬｏ”を出力し、カウンター制御回路５は、デジタル
記憶カウンターをその状態で保持する。従って、比較器
６、カウンター制御回路６および、デジタｌし記憶カウ
ンター４、Ｄ／ム変換回路３は、ｖ！１＝ｖＤの状態と
なる様に常に働く。やがて、電池電圧がピーク点に達し
た時の電圧を、それぞれＶＢｐ＝Ｖｎｐとする。ピーク
点以後、電池電圧は降下を開始する。降下電圧が、降下
電圧検出回路７で規定される降下電圧値ΔＶ＝Ｖｎｐ−
ＶＢになるまで降下電圧が発生すると、降下電圧検出回
路７は、”ＨＡ”から”Ｌｏ”を出力して、スイッチン
グトランジスタ２は、“ＯＦＦ”となり、直流電源装置
１と電池１０′ｆ、遮断して充電を終了する。以上の様
に、本発明のデジタル記憶カウンターと、デジタル・ア
ナログ変換回路を組み合せた、ピークホールド回路を用
いた二次電池充電制御回路は動作する。
以上の様に、従来のＤ／ム変換回路では出力範囲が、Ｏ
Ｖ〜２ｖまで必要であったため、デジタル記憶カウンタ
ーと、デジタル・アナログ変換回路は９ビツト必要で、
分解能は２ Ｖ ／ ２ ＝２１５１２＝３．９ｍＶで
あるのに対し、本発明のＤ／ム変換回路では出力範囲が
１ｖ〜２ｖであるため、デジタル・アナログ変換回路は
、８ビツトでよく分解能は（２Ｖ−Ｉ Ｖ ） ／２
＝ Ｉ Ｖ／２５６＝３．９ｍＶと同一の分解能が得
られる。
Ｖ〜２ｖまで必要であったため、デジタル記憶カウンタ
ーと、デジタル・アナログ変換回路は９ビツト必要で、
分解能は２ Ｖ ／ ２ ＝２１５１２＝３．９ｍＶで
あるのに対し、本発明のＤ／ム変換回路では出力範囲が
１ｖ〜２ｖであるため、デジタル・アナログ変換回路は
、８ビツトでよく分解能は（２Ｖ−Ｉ Ｖ ） ／２
＝ Ｉ Ｖ／２５６＝３．９ｍＶと同一の分解能が得
られる。
発明の効果
以上の様に、記憶した電池電圧を出力するデジタル・ア
ナログ変換回路において、二次電池の通常充電電圧特性
の示す充電初期電圧に近い、初期バイアス電圧を有し、
デジタ／Ｌ／ ｅアナログ変換回路の出力範囲を、電池
の充電電圧特性のうち、温度特性も含めた充電初期電圧
の最低電圧値から、充電末期電圧の最高電圧値における
電圧変動範囲に対して、必要にしてかつ十分な範囲に圧
縮した。
ナログ変換回路において、二次電池の通常充電電圧特性
の示す充電初期電圧に近い、初期バイアス電圧を有し、
デジタ／Ｌ／ ｅアナログ変換回路の出力範囲を、電池
の充電電圧特性のうち、温度特性も含めた充電初期電圧
の最低電圧値から、充電末期電圧の最高電圧値における
電圧変動範囲に対して、必要にしてかつ十分な範囲に圧
縮した。
デジタル・アナログ変換回路を用いる事により、デジタ
ル回路および、デジタル・アナログ変換回路のビット数
の削減および分解能の向上が出来、合理的な回路設計が
可能となる。
ル回路および、デジタル・アナログ変換回路のビット数
の削減および分解能の向上が出来、合理的な回路設計が
可能となる。
なお、実施例で具体的に示した電池電圧等は、電池製造
メーカや工程によって多少の差があり、それに伴なって
、回路の具体的電圧の設計は異なる事はいうまでもない
。
メーカや工程によって多少の差があり、それに伴なって
、回路の具体的電圧の設計は異なる事はいうまでもない
。
第１図は本発明の実施例を示す応用回路図、第２図は従
来の応用回路図、第３図は二次電池の充電電圧特性図で
ある。 １・・・・・・直流電源装置、２・・・・・・スイッチ
ングトランジスタ、３・・・・・・Ｄ／ム変換回路、４
・・・・・・デジタル記憶カウンター、６・・・・・・
カウンター制御回路、８．９・・・・・・分割抵抗、１
０・・・・・・二次電池、１１・・・・・・バイアス回
路。
来の応用回路図、第３図は二次電池の充電電圧特性図で
ある。 １・・・・・・直流電源装置、２・・・・・・スイッチ
ングトランジスタ、３・・・・・・Ｄ／ム変換回路、４
・・・・・・デジタル記憶カウンター、６・・・・・・
カウンター制御回路、８．９・・・・・・分割抵抗、１
０・・・・・・二次電池、１１・・・・・・バイアス回
路。
Claims (1)
- 記憶した電池電圧を出力するデジタル・アナログ変換回
路において、二次電池の通常充電電圧特性の示す充電初
期電圧に近い初期バイアス電圧を有し、デジタル・アナ
ログ変換回路の出力範囲を、前記電池の充電電圧特性の
うち、温度特性も含めた充電初期電圧の最低電圧値から
、充電末期電圧の最高電圧値までの電圧変動範囲に対し
て、必要十分な範囲に圧縮したことを特徴とするデジタ
ル・アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290017A JPH01133526A (ja) | 1987-11-17 | 1987-11-17 | 充電制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290017A JPH01133526A (ja) | 1987-11-17 | 1987-11-17 | 充電制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133526A true JPH01133526A (ja) | 1989-05-25 |
Family
ID=17750708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290017A Pending JPH01133526A (ja) | 1987-11-17 | 1987-11-17 | 充電制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133526A (ja) |
-
1987
- 1987-11-17 JP JP62290017A patent/JPH01133526A/ja active Pending
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