JPH01134344A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH01134344A JPH01134344A JP62292468A JP29246887A JPH01134344A JP H01134344 A JPH01134344 A JP H01134344A JP 62292468 A JP62292468 A JP 62292468A JP 29246887 A JP29246887 A JP 29246887A JP H01134344 A JPH01134344 A JP H01134344A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- gate bus
- gate
- line
- active matrix
- Prior art date
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- Pending
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野１
本発明は液晶等と組み合わせてアクティブマトリクス表
示装置を構成するための薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点１ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースバスラインの断線
、線間リークあるいは薄膜トランジスタ（以下ＴＰＴと
称する）の動作不良をなくす必要がある。これらの欠陥
原因としては、ホトリソグラフィプロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離がある
。 以下に従来構造のＴＰＴアクティブマトリクス基板につ
いて説明する。第２４図は、ＴＰＴをそれぞれ含む絵素
（Ａ−）をマトリクス状に配置したＴＰＴアクティブマ
トリクス基板である。従来構造のＴＰＴおよびパスライ
ン、絵素電極を第２２図、第２３図に示す。第２３図は
第２２図におけるＢ−Ｂ’断面を示す図である。ガラス
基板Ｓ上にゲートバスラインａ、ｂをタンタル（Ｔａ）
で形成し、ゲート酸化膜は酸化タンタル（Ｔａ２ｅｓ）
層ｃ１窒化シリコン（ＳｉＮｘ）層ｄの二重構造となっ
ており、半導体層ｅ、ｆは真性アモルファスシリコン（
ａ−５ｉ（ｉ））であり、ソースバスラインｇ。 ｈはチタン（Ｔｉ）、ドレイン電極ｉ、ｊはチタン、絵
素電極に、ｌはＩＴＯ膜（酸化インジウム透明導電膜）
、半導体層とソース・ドレイン電極の間には、エツチン
グストッパー層としての窒化シリコン層ｒ、ｍおよびｎ
′″型アモルファスシリコン（ａ−３ｉ（ｎつ）層ｐ、
ｑが形成されている。 また、ソースバスラインｇとゲートバスラインａのクロ
ス部にはソース・ゲート間のリークを防止するため、ａ
−５ｉ（ｉ）／ａ−５ｉ（ｎつ層Ｘおよびエツチングス
トッパー層ｎが形成されている。ここでゲートバスライ
ンａ、ｂのタンタルあるいはソースバスラインｇ、ｈの
チタンが何らかの原因で断線した場合、従来構造のアク
ティブマトリクス基板においては線状欠陥が生じる。ま
たＴＰＴについても何らかの原因で破損すると、従来構
造のアクティブマトリクス基板においては絵素欠陥が生
じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上記の欠点に鑑み、アクティブマトリクス基板
において、ゲートバスラインの断線による線状欠陥を防
止し、アクティブマトリクス表示装置の画像品位の向上
を図るためめアクティブマトリクス基板の構造を提供す
ることを目的とする。 Ｃ問題点を解決するための手段］ そこで、本発明に係るアクティブマトリクス基板は、絶
縁性基板上に薄膜トランジスタアレイをマトリクス状に
形成して成るアクティブマトリクス基板において、該ト
ランジスタアレイのゲートバスラインとソースバスライ
ンとのクロス部を除いて、該ゲートバスラインが２層以
上の導電体の薄膜より形成されていることを特徴とする
。 ［作用１ 本発明の構造とすれば、アクティブマトリクス基板にお
ける、ゲートバスラインの断線の発生確率が低下し、か
つゲートバスラインの抵抗が低下する。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ −Ｓ ｉ）半導体ＴＰＴ
アクティブマトリクス基板を示す。参照番号１．５はそ
れぞれゲートバスライン、ソースバスラインである。Ｔ
ＦＴＩＩはゲートバスラインから引き出された電極１３
とソースバスラインから引き出された電極１５とに接続
されている。また参照番号１４はドレイン電極であり、
透明導電膜であるＩＴＯ膜１２に接続している。以上の
基本構成は従来例と同じである。以下に本発明の各種の
冗長性を持たせた部分に、ついて、■ゲートバスライン
、■ソースバスライン、■絵素について説明する。 ■ゲートバスライン 通常のゲートバスラインｌと平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にパスラインの線幅が増加する。また、パスライン
材料が剥離した場合でも、両方のパスライン１．２が同
時に剥離する確率は、パスラインが一本の場合の剥離の
確率よりも低くなるので、パスライン１．２のどちらか
に剥離が生じても、以上の冗長性を持たせることにより
ＴＰＴ全体としては欠陥のない作動性の良好なものとな
る。また、第２１図に示されるように、ゲートバスライ
ンは２層の導電体薄膜であるチタン、タンタルより形成
されており、該導電体薄膜の各層間には絶縁体薄膜が設
けられているので、該導電体薄膜の各層間を電気的に接
続するためのスルーホール３が設けられている。スルー
ホール３を通じて各導電膜間を接続することによって、
ゲートバスラインの抵抗の低減にも有効なようになって
いる。また、ソースバスラインとのクロス部４は、クロ
ス数を減らすためにバイパス部を設けていない。クロス
部を増やすと、ソース・ゲート間での上下リークが発生
し易くなり、かつ浮遊容量も増加してしまうからである
。 ■ソースバスライン 通常のソースバスライン５とは別にゲートバスラインと
のりａス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースバスライン全体の剥離の発生確率を低下させること
ができる。 また、第１６図〜第２０図に詳しい断面を示すが、ソー
スバスラインも２層以上の導電体薄膜より形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール９が設けられている。スルーホール９
を通じて各導電体薄膜間を接続することによって、ソー
スバスラインの断線防止と同時にソースバスラインの抵
抗低減にも有効となっている。参照番号７．８はそれぞ
れソースバスラインとゲートバスラインとのリークを防
止するための半導体膜であるａ−５ｉ（ｎつ／ａ−５ｉ
（ｉ）層、エツチングストッパ−５ｉＮＸ層である。７
．８それぞれは各クロス部において島状に分離して形成
されている。これはａ−３ｉ（ｎつ／ａ−Ｓｉ（ｉ）層
７、エツチングストッパーＳｉＮｘ層８が剥離すること
によって起こるクロス部におけるソースバスラインの断
線の確率を、島状に分離させるという冗長性によって低
下させている。 ■絵素 各絵素の駆動を行うＴＦＴは、ＴＦＴＩＩ、１１の様に
、一つの絵素に対して２個設けられる。 ここでは、ゲートバスラインからツースパスラインと平
行に延びたＴＰＴ接続用リードゲートライン１３を介し
て、２個のＴＰＴが並列に絵素に接続されている。即ち
、ＴＦＴＩ １，１１は同一ゲートバスラインと同一ソ
ースバスラインに接続されている。二つのＴＰＴにおい
て同時にソースあるいはゲートの断線の発生確率を抑え
るため、なるべく間隔を大きくしている。また、ドレイ
ン電極１４は、後述するように、チタンと絵素電極材料
ＩＴＯとを用いた２層構造となっている（第１９図、第
２０図参照）。 以上の参照番号１，５．１３等はソースバスライン、ゲ
ートバスライン、ゲートバスラインからの引き出しライ
ン等それら自身を表すのに用いたが、以下それらを構成
する薄膜層をも表すこととする。
示装置を構成するための薄膜トランジスタアレイを有す
るアクティブマトリクス基板に関する。 ［従来技術とその問題点１ アクティブマトリクス表示装置において、絵素欠陥や線
状欠陥が発生することは、重大な品位不良となる。これ
らの欠陥を防止するためには、アクティブマトリクス基
板におけるゲートバスライン、ソースバスラインの断線
、線間リークあるいは薄膜トランジスタ（以下ＴＰＴと
称する）の動作不良をなくす必要がある。これらの欠陥
原因としては、ホトリソグラフィプロセスあるいは薄膜
形成プロセスにおけるゴミ、異物または膜の剥離がある
。 以下に従来構造のＴＰＴアクティブマトリクス基板につ
いて説明する。第２４図は、ＴＰＴをそれぞれ含む絵素
（Ａ−）をマトリクス状に配置したＴＰＴアクティブマ
トリクス基板である。従来構造のＴＰＴおよびパスライ
ン、絵素電極を第２２図、第２３図に示す。第２３図は
第２２図におけるＢ−Ｂ’断面を示す図である。ガラス
基板Ｓ上にゲートバスラインａ、ｂをタンタル（Ｔａ）
で形成し、ゲート酸化膜は酸化タンタル（Ｔａ２ｅｓ）
層ｃ１窒化シリコン（ＳｉＮｘ）層ｄの二重構造となっ
ており、半導体層ｅ、ｆは真性アモルファスシリコン（
ａ−５ｉ（ｉ））であり、ソースバスラインｇ。 ｈはチタン（Ｔｉ）、ドレイン電極ｉ、ｊはチタン、絵
素電極に、ｌはＩＴＯ膜（酸化インジウム透明導電膜）
、半導体層とソース・ドレイン電極の間には、エツチン
グストッパー層としての窒化シリコン層ｒ、ｍおよびｎ
′″型アモルファスシリコン（ａ−３ｉ（ｎつ）層ｐ、
ｑが形成されている。 また、ソースバスラインｇとゲートバスラインａのクロ
ス部にはソース・ゲート間のリークを防止するため、ａ
−５ｉ（ｉ）／ａ−５ｉ（ｎつ層Ｘおよびエツチングス
トッパー層ｎが形成されている。ここでゲートバスライ
ンａ、ｂのタンタルあるいはソースバスラインｇ、ｈの
チタンが何らかの原因で断線した場合、従来構造のアク
ティブマトリクス基板においては線状欠陥が生じる。ま
たＴＰＴについても何らかの原因で破損すると、従来構
造のアクティブマトリクス基板においては絵素欠陥が生
じる。 そのため、従来はこれらの欠陥を防止するため、プロセ
ス上の対策がなされていたが、完全に防止することは困
難であった。 本発明は上記の欠点に鑑み、アクティブマトリクス基板
において、ゲートバスラインの断線による線状欠陥を防
止し、アクティブマトリクス表示装置の画像品位の向上
を図るためめアクティブマトリクス基板の構造を提供す
ることを目的とする。 Ｃ問題点を解決するための手段］ そこで、本発明に係るアクティブマトリクス基板は、絶
縁性基板上に薄膜トランジスタアレイをマトリクス状に
形成して成るアクティブマトリクス基板において、該ト
ランジスタアレイのゲートバスラインとソースバスライ
ンとのクロス部を除いて、該ゲートバスラインが２層以
上の導電体の薄膜より形成されていることを特徴とする
。 ［作用１ 本発明の構造とすれば、アクティブマトリクス基板にお
ける、ゲートバスラインの断線の発生確率が低下し、か
つゲートバスラインの抵抗が低下する。 ［実施例］ 第１図に、本発明の実施例である各種の冗長性を持たせ
たアモルファスシリコン（ａ −Ｓ ｉ）半導体ＴＰＴ
アクティブマトリクス基板を示す。参照番号１．５はそ
れぞれゲートバスライン、ソースバスラインである。Ｔ
ＦＴＩＩはゲートバスラインから引き出された電極１３
とソースバスラインから引き出された電極１５とに接続
されている。また参照番号１４はドレイン電極であり、
透明導電膜であるＩＴＯ膜１２に接続している。以上の
基本構成は従来例と同じである。以下に本発明の各種の
冗長性を持たせた部分に、ついて、■ゲートバスライン
、■ソースバスライン、■絵素について説明する。 ■ゲートバスライン 通常のゲートバスラインｌと平行にバイパスライン２を
設けている。この様にバイパスを設けることにより、実
効的にパスラインの線幅が増加する。また、パスライン
材料が剥離した場合でも、両方のパスライン１．２が同
時に剥離する確率は、パスラインが一本の場合の剥離の
確率よりも低くなるので、パスライン１．２のどちらか
に剥離が生じても、以上の冗長性を持たせることにより
ＴＰＴ全体としては欠陥のない作動性の良好なものとな
る。また、第２１図に示されるように、ゲートバスライ
ンは２層の導電体薄膜であるチタン、タンタルより形成
されており、該導電体薄膜の各層間には絶縁体薄膜が設
けられているので、該導電体薄膜の各層間を電気的に接
続するためのスルーホール３が設けられている。スルー
ホール３を通じて各導電膜間を接続することによって、
ゲートバスラインの抵抗の低減にも有効なようになって
いる。また、ソースバスラインとのクロス部４は、クロ
ス数を減らすためにバイパス部を設けていない。クロス
部を増やすと、ソース・ゲート間での上下リークが発生
し易くなり、かつ浮遊容量も増加してしまうからである
。 ■ソースバスライン 通常のソースバスライン５とは別にゲートバスラインと
のりａス部にはバイパスライン６を設けている。バイパ
スライン６を設けることで、実効的にソースライン線幅
が増加する。また、ゲートバスラインの場合と同様にソ
ースバスライン全体の剥離の発生確率を低下させること
ができる。 また、第１６図〜第２０図に詳しい断面を示すが、ソー
スバスラインも２層以上の導電体薄膜より形成されてお
り、該導電体薄膜の各層間には絶縁体薄膜が設けられて
いるので、該導電体薄膜の各層間を電気的に接続するた
めのスルーホール９が設けられている。スルーホール９
を通じて各導電体薄膜間を接続することによって、ソー
スバスラインの断線防止と同時にソースバスラインの抵
抗低減にも有効となっている。参照番号７．８はそれぞ
れソースバスラインとゲートバスラインとのリークを防
止するための半導体膜であるａ−５ｉ（ｎつ／ａ−５ｉ
（ｉ）層、エツチングストッパ−５ｉＮＸ層である。７
．８それぞれは各クロス部において島状に分離して形成
されている。これはａ−３ｉ（ｎつ／ａ−Ｓｉ（ｉ）層
７、エツチングストッパーＳｉＮｘ層８が剥離すること
によって起こるクロス部におけるソースバスラインの断
線の確率を、島状に分離させるという冗長性によって低
下させている。 ■絵素 各絵素の駆動を行うＴＦＴは、ＴＦＴＩＩ、１１の様に
、一つの絵素に対して２個設けられる。 ここでは、ゲートバスラインからツースパスラインと平
行に延びたＴＰＴ接続用リードゲートライン１３を介し
て、２個のＴＰＴが並列に絵素に接続されている。即ち
、ＴＦＴＩ １，１１は同一ゲートバスラインと同一ソ
ースバスラインに接続されている。二つのＴＰＴにおい
て同時にソースあるいはゲートの断線の発生確率を抑え
るため、なるべく間隔を大きくしている。また、ドレイ
ン電極１４は、後述するように、チタンと絵素電極材料
ＩＴＯとを用いた２層構造となっている（第１９図、第
２０図参照）。 以上の参照番号１，５．１３等はソースバスライン、ゲ
ートバスライン、ゲートバスラインからの引き出しライ
ン等それら自身を表すのに用いたが、以下それらを構成
する薄膜層をも表すこととする。
次に、第１図のＴＰＴアクティブマトリクス基板の製造
プロセスを、第２図〜第８図を参照しながら説明する。 なお、以下の図に示す斜線部は、その時のプロセスにお
ける形成又は処理される部分を示している。 （プロセスｌ） 第２図に示すように、透明な絶縁性ガラス基板５０上に
膜厚５００人〜５０００ Ａのタンタルを蒸着して、ホ
トリソグラフィプロセスにより斜線部の様にパターニン
グを行う。第２図において、通常のゲートバスラインｌ
と平行にゲートバイパスライン２を設けている。また、
ソースバスラインとのクロス部４ではバイパスラインは
形成されていない。これは前述した様に、ソース・ゲー
トのクロス部を増やすと、ソース・ゲート間での上下リ
ークが起こりやすくなり、かつ浮遊容量も増加してしま
うからである。 （プロセス２） 次に、第３図の斜線部のように、第２図のソースバスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚５００
人〜５０００人のＴａ２Ｏ，を形成する。 （プロセス３） そして、ＰＣＶＤ法によりゲート絶縁膜Ｓ ｉＮｘ層、
ａ−３ｉ（ｉ）半導体層、エツチングストッパーＳｉＮ
ｘ層をそれぞれ膜厚５００人〜６０００人、５０人〜４
０００Ａ、３００Ａ〜５０００人に形成した後、ホトリ
ンゲラフィブロセスでパターニングして二ンチンダスト
・ンパー層だけを第４図の斜線部８のように形成する（
第１３図参照）。 （プロセス４） そして、ＰＣＶＤ法により膜厚２００人〜２０００人の
ａ−５ｉ（ｎつ層を成膜した後、第５図の斜線部７゜７
で示すように、ａ−Ｓｉ（ｎつ／ａ−Ｓｉ（ｉ）層は島
状に分離してホトリソグラフィプロセスでパターニング
される（第１５図参照）。 （プロセス５） 次に、第６図に示すように、ソースバスライン上のゲー
ト絶縁膜であるＳｉＮｘ層にスルーホール９を開ける。 また、ゲートバスライン上の絶縁体層であるＳｉＮｘ／
Ｔａ２Ｏ，層にもスルーホール３を開ける。スルーホー
ルはそれぞれ２個ずつ開けられる。これは、ホトリソグ
ラフィプロセス不良でどちらかのスルーホールがふさが
った場合のために、やはり冗長性を持たせてスルーホー
ルの欠陥を少なくするためである（第１６図、第２１図
参照）。 （プロセス６） 続いて、チタンを膜厚が５００Ａ〜５０００ Ａとなる
ようスパッタ蒸着し、第７図の斜線部のパターンのよう
にチタン、２ｌ−３ｉ（ｎつをエツチングする。 ところで、前述のスルーホール９．３を通して（プロセ
ス１）において形成しｔ；パターンのタンタルと、当プ
ロセスにおいて蒸着したチタンとが、このチタン自身が
スルーホール内に入り込むことで電気的に接続される。 従って、ゲートバスライン、ソースバスラインともにチ
タン・タンタルの上下２重構造となる（第１７図、第１
８図参照）。 （プロセス７） 次に、絵素電極材料であるＩＴＯを、膜厚３００人〜３
０００人にスパッタ蒸着した後、ホトリソグラフィプロ
セスで第８図の斜線部のようにＩＴＯ膜をパターニング
する。なお、ＩＴσは、絵素電極及びＴＦＴのドレイン
電極１４以外にも、ソースバスライン上やゲートバスラ
インの一部の上にもパターニングされ、（プロセス６）
によるチタンの断線の発生を抑制することができる。
プロセスを、第２図〜第８図を参照しながら説明する。 なお、以下の図に示す斜線部は、その時のプロセスにお
ける形成又は処理される部分を示している。 （プロセスｌ） 第２図に示すように、透明な絶縁性ガラス基板５０上に
膜厚５００人〜５０００ Ａのタンタルを蒸着して、ホ
トリソグラフィプロセスにより斜線部の様にパターニン
グを行う。第２図において、通常のゲートバスラインｌ
と平行にゲートバイパスライン２を設けている。また、
ソースバスラインとのクロス部４ではバイパスラインは
形成されていない。これは前述した様に、ソース・ゲー
トのクロス部を増やすと、ソース・ゲート間での上下リ
ークが起こりやすくなり、かつ浮遊容量も増加してしま
うからである。 （プロセス２） 次に、第３図の斜線部のように、第２図のソースバスラ
インとなる５を除いて、つまりゲートバスラインを陽極
酸化プロセスによりタンタル表面を酸化して膜厚５００
人〜５０００人のＴａ２Ｏ，を形成する。 （プロセス３） そして、ＰＣＶＤ法によりゲート絶縁膜Ｓ ｉＮｘ層、
ａ−３ｉ（ｉ）半導体層、エツチングストッパーＳｉＮ
ｘ層をそれぞれ膜厚５００人〜６０００人、５０人〜４
０００Ａ、３００Ａ〜５０００人に形成した後、ホトリ
ンゲラフィブロセスでパターニングして二ンチンダスト
・ンパー層だけを第４図の斜線部８のように形成する（
第１３図参照）。 （プロセス４） そして、ＰＣＶＤ法により膜厚２００人〜２０００人の
ａ−５ｉ（ｎつ層を成膜した後、第５図の斜線部７゜７
で示すように、ａ−Ｓｉ（ｎつ／ａ−Ｓｉ（ｉ）層は島
状に分離してホトリソグラフィプロセスでパターニング
される（第１５図参照）。 （プロセス５） 次に、第６図に示すように、ソースバスライン上のゲー
ト絶縁膜であるＳｉＮｘ層にスルーホール９を開ける。 また、ゲートバスライン上の絶縁体層であるＳｉＮｘ／
Ｔａ２Ｏ，層にもスルーホール３を開ける。スルーホー
ルはそれぞれ２個ずつ開けられる。これは、ホトリソグ
ラフィプロセス不良でどちらかのスルーホールがふさが
った場合のために、やはり冗長性を持たせてスルーホー
ルの欠陥を少なくするためである（第１６図、第２１図
参照）。 （プロセス６） 続いて、チタンを膜厚が５００Ａ〜５０００ Ａとなる
ようスパッタ蒸着し、第７図の斜線部のパターンのよう
にチタン、２ｌ−３ｉ（ｎつをエツチングする。 ところで、前述のスルーホール９．３を通して（プロセ
ス１）において形成しｔ；パターンのタンタルと、当プ
ロセスにおいて蒸着したチタンとが、このチタン自身が
スルーホール内に入り込むことで電気的に接続される。 従って、ゲートバスライン、ソースバスラインともにチ
タン・タンタルの上下２重構造となる（第１７図、第１
８図参照）。 （プロセス７） 次に、絵素電極材料であるＩＴＯを、膜厚３００人〜３
０００人にスパッタ蒸着した後、ホトリソグラフィプロ
セスで第８図の斜線部のようにＩＴＯ膜をパターニング
する。なお、ＩＴσは、絵素電極及びＴＦＴのドレイン
電極１４以外にも、ソースバスライン上やゲートバスラ
インの一部の上にもパターニングされ、（プロセス６）
によるチタンの断線の発生を抑制することができる。
次に、本発明に係るアクティブマトリクス基板の製造プ
ロセスを、第１図におけるＡ−Ａ’断面に関して説明す
る。 第９図は、ガラス基板５０上に、膜厚５００人〜５００
０人のタンタルを蒸着したところを示している。 次に、第９図のタンタルを、第２図に示すパターンで断
面が第１０図のようにパターニングする。 そして、第３図の斜線部のごとくゲートバスラインのみ
を酸化して酸化膜を第１１図のように形成する。そして
、ＰＣＶＤ法によりゲート酸化膜ＳｉＮｘ、半導体層ａ
−Ｓ １（ｉ）、エツチングストッパー層をそれぞれ
膜厚５００人〜６０００人、５０人〜４０００人、３０
０人〜５０００人に形成する（第１２図）。モしてホト
リソグラフィプロセスで第１２図におけるエツチングス
トッパー層を第４図に示す島状のエツチングストッパー
層８に形成する（第１３図）。 次にＰＣＶＤ法により膜厚２００Ａ〜２０００人の半導
体層ａ−５ｉ（ｎつを成膜する（第１４図）。そしてホ
トリソグラフィプロセスで、第１２図及び第１４図にお
いて形成された半導体層ａ−５ｉ（ｎつ、ａ−Ｓ １（
ｉ）を同時に、第５図の島状のパターン７に形成する（
第１５図）。次に、ゲート酸化膜ＳｉＮｘにスルーホー
ル９を開ける（第１６図）。その後、チタンを膜厚５０
０人〜５０００ Ａにスパッタ蒸着した（第１７図）後
、チタン、ａ−５ｉ（ｎつを、第７図に示すようにソー
スバスラインのパターンにホトリソグラフィプロセスで
形成しく第１８図）、絵素電極となるＩＴＯを膜厚３０
０人〜３０００人にスパッタ蒸着した（第１９図）後、
第８図の斜線部の様にパターニングする（第２０図）。 以上が、第１図のＡ−Ａ’断面に関しての製造プロセス
である。 “最後に、参考のために、第１図のｃ−ｃ”断面図を第
２１図に示しておく。 ［効果１ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における線状欠陥の発生確
率を低下させることが可能となる。 従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させる事ができる。
ロセスを、第１図におけるＡ−Ａ’断面に関して説明す
る。 第９図は、ガラス基板５０上に、膜厚５００人〜５００
０人のタンタルを蒸着したところを示している。 次に、第９図のタンタルを、第２図に示すパターンで断
面が第１０図のようにパターニングする。 そして、第３図の斜線部のごとくゲートバスラインのみ
を酸化して酸化膜を第１１図のように形成する。そして
、ＰＣＶＤ法によりゲート酸化膜ＳｉＮｘ、半導体層ａ
−Ｓ １（ｉ）、エツチングストッパー層をそれぞれ
膜厚５００人〜６０００人、５０人〜４０００人、３０
０人〜５０００人に形成する（第１２図）。モしてホト
リソグラフィプロセスで第１２図におけるエツチングス
トッパー層を第４図に示す島状のエツチングストッパー
層８に形成する（第１３図）。 次にＰＣＶＤ法により膜厚２００Ａ〜２０００人の半導
体層ａ−５ｉ（ｎつを成膜する（第１４図）。そしてホ
トリソグラフィプロセスで、第１２図及び第１４図にお
いて形成された半導体層ａ−５ｉ（ｎつ、ａ−Ｓ １（
ｉ）を同時に、第５図の島状のパターン７に形成する（
第１５図）。次に、ゲート酸化膜ＳｉＮｘにスルーホー
ル９を開ける（第１６図）。その後、チタンを膜厚５０
０人〜５０００ Ａにスパッタ蒸着した（第１７図）後
、チタン、ａ−５ｉ（ｎつを、第７図に示すようにソー
スバスラインのパターンにホトリソグラフィプロセスで
形成しく第１８図）、絵素電極となるＩＴＯを膜厚３０
０人〜３０００人にスパッタ蒸着した（第１９図）後、
第８図の斜線部の様にパターニングする（第２０図）。 以上が、第１図のＡ−Ａ’断面に関しての製造プロセス
である。 “最後に、参考のために、第１図のｃ−ｃ”断面図を第
２１図に示しておく。 ［効果１ 本発明によるアクティブマトリクス基板を用いたアクテ
ィブマトリクス液晶表示装置における線状欠陥の発生確
率を低下させることが可能となる。 従って、アクティブマトリクス液晶表示装置の製造歩留
まりを向上させる事ができる。
第１図は、本発明に係るアクティブマトリクス基板の薄
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第２０図はそれぞれ、第１図における薄膜トラ
ンジスタアレイのＡ−Ａ’線方向の製造プロセスを示す
断面図である。 第２１図は、第１図における薄膜トランジスタアレイの
ｃ−ｃ’線方向の断面図である。 第２２図は、従来構造の薄膜トランジスタを示す図であ
る。 第２３図は、第２２図における薄膜トランジスタのＢ−
Ｂ’線方向の断面図である。 第２４図は、薄膜トランジスタを含む絵素（Ａ１゜）を
マトリクス状に配置したアクティブマトリクス基板を示
す図である。 ■・・・ゲートバスライン、４・・・ゲートバスライン
とソースバスラインとのクロス部、 ５・・・ソースバスライン、ｌｌ・・・薄膜トランジス
タ、５０・・・ガラス基板。 特許出願人 シャープ株式会社 代 理 人 弁理士 青白 葆ほか２名第１ｒｌ！
Ｉ 第２図 第３図 第５図 第６図 第７１？Ｉ 第８１４ 第２２図 第２３図 ８ｇ２４図
膜トランジスタの構造図である。 第２図〜第８図はそれぞれ、第１図における薄膜トラン
ジスタアレイ製造プロセスを示す図である。 第９図〜第２０図はそれぞれ、第１図における薄膜トラ
ンジスタアレイのＡ−Ａ’線方向の製造プロセスを示す
断面図である。 第２１図は、第１図における薄膜トランジスタアレイの
ｃ−ｃ’線方向の断面図である。 第２２図は、従来構造の薄膜トランジスタを示す図であ
る。 第２３図は、第２２図における薄膜トランジスタのＢ−
Ｂ’線方向の断面図である。 第２４図は、薄膜トランジスタを含む絵素（Ａ１゜）を
マトリクス状に配置したアクティブマトリクス基板を示
す図である。 ■・・・ゲートバスライン、４・・・ゲートバスライン
とソースバスラインとのクロス部、 ５・・・ソースバスライン、ｌｌ・・・薄膜トランジス
タ、５０・・・ガラス基板。 特許出願人 シャープ株式会社 代 理 人 弁理士 青白 葆ほか２名第１ｒｌ！
Ｉ 第２図 第３図 第５図 第６図 第７１？Ｉ 第８１４ 第２２図 第２３図 ８ｇ２４図
Claims (1)
- （１）絶縁性基板上に薄膜トランジスタアレイをマトリ
クス状に形成して成るアクティブマトリクス基板におい
て、該トランジスタアレイのゲートバスラインとソース
バスラインとのクロス部を除いて、該ゲートバスライン
が２層以上の導電体の薄膜より形成されていることを特
徴とするアクティブマトリクス基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292468A JPH01134344A (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
| US07/273,251 US5075674A (en) | 1987-11-19 | 1988-11-18 | Active matrix substrate for liquid crystal display |
| EP88310967A EP0318224B1 (en) | 1987-11-19 | 1988-11-21 | An active matrix substrate for liquid crystal display |
| DE3888465T DE3888465T2 (de) | 1987-11-19 | 1988-11-21 | Flüssigkristallsubstrat mit aktiver Matrix. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292468A JPH01134344A (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134344A true JPH01134344A (ja) | 1989-05-26 |
Family
ID=17782202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292468A Pending JPH01134344A (ja) | 1987-11-19 | 1987-11-19 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134344A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03153218A (ja) * | 1989-11-10 | 1991-07-01 | Nec Corp | 薄膜電界効果型トランジスタ素子アレイ |
| JPH0566416A (ja) * | 1991-09-05 | 1993-03-19 | Koudo Eizou Gijutsu Kenkyusho:Kk | 液晶表示体 |
| US6352911B1 (en) | 1999-02-26 | 2002-03-05 | Nec Corporation | Thin-film transistor array and method for producing the same |
| US7102169B2 (en) | 1996-12-30 | 2006-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7250720B2 (en) | 2003-04-25 | 2007-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100415A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | マトリクス形液晶表示装置 |
-
1987
- 1987-11-19 JP JP62292468A patent/JPH01134344A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100415A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | マトリクス形液晶表示装置 |
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| US8168975B2 (en) | 1996-12-30 | 2012-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| USRE43782E1 (en) | 1996-12-30 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having wiring layers which are connected over multiple contact parts |
| US8497508B2 (en) | 1996-12-30 | 2013-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6352911B1 (en) | 1999-02-26 | 2002-03-05 | Nec Corporation | Thin-film transistor array and method for producing the same |
| US7250720B2 (en) | 2003-04-25 | 2007-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8018403B2 (en) | 2003-04-25 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8139001B2 (en) | 2003-04-25 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8674908B2 (en) | 2003-04-25 | 2014-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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