JPH01134547A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ記憶装置に関し、特にストアイン方式の
キャッシュメモリ装置に関する。

（従来の技術） キャッシュメモリ装置は、一般に比較的低速であるが大
容量の上位記憶装置と、高速にデータ処理を行なう演算
処理袋口等との間に置かれる小官Ｒであるが高速な緩衝
記憶装置である。キャッシュメモリはその内部に上位記
憶装置の記憶データの写しを持ち、そのデータの写しは
一定の大きさのブロックを中位として扱われる。キャッ
シュメモリ装置はデータの他に、記憶している各ブロッ
クのデータが上位記憶装置のどのブロックの写しである
かを示す上位記憶装置内アドレスの格納手段を備えてお
り、その格納手段はアドレスアレイと呼ばれる。

第３図はキャッシュメモリ装置と他装置との関係を示す
図である。

キャッシュメモリ装置８はインタフェース部８１とキャ
ッシュ制御部８２とアドレスアレイ８３とデータ記憶部
８４を含み、上位記憶１１７と演算処理装２！９との間
に置かれている。なお、Ｉ、ｒは制御用インタフェース
、ｐ、Ｓはメモリアドレス、ｑ、ｔｔ、Ｈ込み／読出し
データである。

一般にキャッシュメモリ装置は、その記憶方式によって
ストアスル一方式とストアイン（またはノンストアスル
ー）方式の二つの方式に分類することができる。ストア
スル一方式とは、キャッシュメモリ内のあるブロックに
自込みがあった場合にその書込みデータを同時に上位記
憶装置へも送って書込みを行なうもので、その結果キャ
ッシュメモリの内容と上位記憶装置の内容はいつでも一
致が保たれている。一方、ストアイン方式では、裏込み
キャッシュメモリ内部でのみ行なわれ、書込みデータは
上位記憶装置へ送られないので上位記憶装置上のデータ
の最新性は保たれない。

キャッシュメモリ装置は、演算処理装置・入出力制御装
置などからデータの書込みまたは続出し要求を受付ける
と、被要求アドレスでアドレスアレイを検索し、当該デ
ータを含む記憶ブロックが現在キャッシュメモリ上に存
在するか否かを判断する。その結果必要なブロックがキ
ャッシュメモリ上に存在した場合をキャツシュヒツト、
そうでない場合をキャッシュミスと呼ぶ。読出し要求に
関しては、ストアイン方式とストアスル一方式の間に差
異は無く、キャツシュヒツトの場合はデータが主ヤッシ
ュメモリの当該ブロックから読出されて要求元装置に返
され、キャッシュミスの場合には必要なブロックが上位
記憶装置から読出されてその中のデータが要求元に返さ
れると同時にそのブロックがキャッシュメモリ上に登録
される。

一方、濶込み要求に対しては、ストアスル一方式ではヒ
ツトの場合もミスの場合も書込みデータが上位記憶装置
に送られて書込まれ、更にヒツトの場合にはキャッシュ
メモリ上のヒツトしたブロックにも同時に書込みが行な
われる。これに対してストアイン方式では、ヒツトした
場合はキャッシュメモリにのみデータの書込みが行なわ
れ、ミスした場合にも上位記憶装置からキャッシュ１メ
モリにデータが転送されたうえでキせツシュにのみデー
タの書込みが行なわれる。

また、キャッシュメモリに新たなブロックをロードする
際に空きのブロックが無い場合には、現在登録されてい
る記憶ブロックをキャッシュメモリ上から追い出す必要
がある。このとき、ストアスル一方式ではそのブロック
を単に無効化するだけで良いのに対して、ストアイン方
式の場合は、キャッシュに登録後−度でもデータが書込
まれた記憶ブロックを追い出すときはその記憶内容を上
位記憶装置に書き戻さなければならない。ヒツト／ミス
の判定および前記書き戻しの必要性の判断のため、スト
アイン方式のキャッシュメモリ装置はアドレスアレイ中
に各記憶ブロックごとの有効性を示すフラグとΩ録鶴デ
ータの書込みを示すフラグを持っており、本明細書では
これらのフラグをそれぞれＶ　（−ｖａｌｉｄ）ビット
、Ｍ　（−ｉｏｄｉｆｉｅｄ　）ピットと称する。

〔発明が解決しようとする問題点） 上述した従来のキャッシュメモリ装置は、ストアイン方
式の場合、記憶ブロックの最新のデータがキャッシュメ
モリ上にのみ存在し、それは当該ブロックが新たなブロ
ックのロードによってキャッシュから追い出されるまで
は上位記憶装置に古き戻されないので、キャッシュメモ
リおよびその制御に関連したハードウェアに障害が発生
した場合にデータが失われてしまう可能性が高く、信頼
性の面において問題があり、またストアスル一方式では
↑ヤッシュメモリの故障によって最新データが消えてし
まう可能性は小さい半面、書込みがあるたびに上位記憶
装置をアクセスする必要があるためその高速化には限界
があるという欠点がある。

〔問題点を解決するための手段〕

本発明のキャッシュメモリ装置は、ストアイン方式のキ
ャッシュメモリ装置であって、キャッシュメモリのある
カラムアドレスを指示するアドレス指示手段と、該指示
手段によって指示されるカラムアドレスの記憶データが
上階層の記憶装置の記憶内容と一致しているかどうかを
判断する判定手段と、指示手段の内容を次々と変化させ
て該判足手段からの出力を監視し判定の結果不一致が判
明した場合にはその一致処理を行なう制御手段とを有す
る。

（作用） したがって、キャッシュメモリ装置に障害が発生した場
合にデータが消失する可能性が小さくなり、キャッシュ
ミスが発生した場合に追い出し対象ブロックの内容を上
位記憶装置に書き戻すことが必要なケースが大幅に減少
する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のキャッシュメモリ装置の一実施例の構
成図である。本図は２レベル構成のセットアソシアティ
ブ方式、かつストアイン方式のキャッシュメモリ装置の
一部を表わしている。

ここで、セットアソシアティブ方式のキャッシュメモリ
について簡単に説明を行なう。セットアソシアティブ方
式とは、ある記憶１０ツクをキャッシュメモリ上に割付
ける際にブロックの７ドレスの下位ｍビットが同じもの
は同じ記憶場所に割り当てる方式であり、共通の下位ｍ
ビットを持つすべての記憶ブロックの集合をセットまた
はカラム、アドレスの下位ｍビットをセットアドレスま
たはカラムアドレスと称する。一般には、キャッシュメ
モリの１つのカラムアドレスに複数の記憶ブロックが同
時に登録できるようになっており、その個数はレベル数
と呼ばれる。すなわちキャッシュメモリは（カラム数）
×（レベル数）個の物理的な記憶ブロックを持ち、それ
ぞれのブロックはカラムアドレスとレベル番号によって
指定される。第２ＦＡはメモリアドレスの構成の一例を
示している。本例の場合には一つの記憶１０ツクが２個
のワードからなり、キャッシュメモリのカラムアドレス
はｍビット、メモリアドレスの全ビット数は（ｎ＋ｍ＋
　ｉ　）ビットである。上位記憶装置のあるブロックが
キャッシュメモリに登録される時には、そのブロックの
メモリアドレス中のカラムアドレスで決まるセットの各
レベルのうちの１つに割付けが行なわれる。このときも
しそのセットの全レベルがすでに割付けられていれば、
そのうちの一つがキャッシュメモリ上から追い出される
ことになる。また、キャッシュメモリの各記憶ブロック
ごとにそのブロックの上位アドレスを記録しておくため
にアドレスアレイが用意される。

アドレスアレイも、やはリカラムアドレスとレベル番号
によって指定される。

さて、本実施例のキャッシュメモリ装置は、上記のよう
な通常のキャッシュメモリの機能の他に、データの書込
みの結果上位記憶装置とキャッシュメモリとの間に不一
致が生じているキャッシュの記憶ブロックの内容を上位
記憶装置の記憶ブロックに反映させる機能を持っている
。第１図において、１Ｉ１１制御部３がこの一致処理を
制御する。制御部３は、その内部に一致処理対象のカラ
ムアドレスを指示する指示子１１ｉ３１を有しており、
一致処理実行時にはこの指示手段３１の内容を順次＋１
しながら処理を行なう。指示手段３１がキャッシュメモ
リのあるカラムアドレスを指示するとその出力Ｃはアド
レスアレイ１とデータは記憶部２に送られ、アドレスア
レイ１からは各レベルのリセット、Ｍビットと上位アド
レスが出力される。読出されたリセットが“０″のとき
その記憶ブロックは無効なので何もせず、またＶ　＝　
１１１　ＩＩであってちＭ＝”Ｏ”のときはそのブロッ
クの内容は上位記憶装置のものと一致しているので処理
を行なわない。■・Ｍ＝１のときアドレスアレイ１から
一致処理要求信号ｂｏ（レベルＯ）、ｂｌ　（レベル１
）が制御部３へ送られ、一致処理が実行される。

すなわち、ｂｏ、ｂｌのいずれか一方が１”のとき制御
部３はセレクタ５および６を制御してそのレベルの上位
アドレスｆと記憶データｑを上位記憶装置とのインタフ
ェース部４へ送る。インタフェース部４は制御部３から
制御信号ｋを受けて、上記上位アドレスｆと指示手段３
１から受取るカラムアドレスｅとを合成したアドレスと
上記の記憶データを上位記憶装置に対して送出し、書込
みを行なう。書込みの成功が確認されると、制御部３は
アドレスアレイ１の当該カラムアドレス・レベルのＭピ
ットをＯにリセットし、指示手段３１の内容を＋１して
同様の動作を繰り返す。この際Ｖビットの方は“１”の
ままで残される。なお、もしレベル０とレベル１の両方
ともＶ−Ｍ＝１であった場合には、片方のレベルの一致
処理が終了したあと指示手段３１の内容をそのままに保
ってもう一方の一致処理を実行する。

制御部３が一致処理を実行するのは、基本的にはキャッ
シュがアイドル状態にある時である。すなわち、キャッ
シュメモリ装置に対する下位の装置からのデータ要求が
なくその受付バッファが空の状態になったときに一致処
理が開始され、新たにデータ要求を受けつけると一致処
理は中止される。その後再開されるときには指示手段３
１の内容はリセットされず、カラムアドレスは前の続き
から始まることになる。キャッシュメモリがアイドル状
態の間だけでは十分な効果が得られない場合には、定期
的にあるいは他装置からの指示によって、通常のデータ
処理に割り込む形で一致処理を行なうモードを設定する
こともできる。

また、上記の実施例では指示手段３１を＋１するごとに
そのカラムアドレスの全レベルを対象として一致処理を
行なう方式としたが、この他にも対象をそのカラムアド
レスで次にキャッシュミスが発生した場合に追い出し対
象となるルベルに限定する方式や、特定のあるレベルの
みを対象とする方式も容易に実現可能である。さらに、
一致処理開始時の指示手段３１の内容は、外部からある
いは内部的に指定できるような方法を取ってもよい。

〔発明の効果〕

以上説明したように本発明は、ストアイン方式のキャッ
シュメモリ内の最新の記憶データを空き時間などを利用
して上位記１装置に書き出しておくことにより、キャッ
シュメモリ装置にｌｌＩ害が発生した場合にデータが消
失する可能性を小さくすると同時にキャッシュミスが発
生した場合に追い出し対象ブロックの内容を上位記憶装
置に書き戻すことが必要なケースが大幅に減少し、その
結果平均アクセス待ち時間が減少しキャッシュメモリ装
置の９１向が時間的に平均化されるという効果がある。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ装置の一実施例の構
成図、第２図はキャッシュメモリ装置と他８１Ｆとの関
係を示す図、第３図はメモリアドレスの構成を説明した
図である。 １・・・アドレスアレイ、　２・・・データ記憶部、３
・・・制御部、　　　　　３１・・・指示手段、４・・
・インタフェース部、 ５・・・データセレクタ、 ６・・・上位アドレスセレクタ、 ａＱ・・・レベルＯの上位アドレス、 ａｌ・・・レベル１の上位アドレス、 ｂＯ・・・レベルＯのＶ−Ｍ＝１、 ｂｌ・・・レベル１の■・Ｍ＝１、 Ｃ・・・カラムアドレス、 ｄ・・・セレクタ制御信号、 ｅ・・・書き戻すカラムアドレス、 ｆ・・・書き戻す上位アドレス、 ｑ・・・書き戻しデータ、 ｈ・・・上位記憶装置へのアドレス、 ｊ・・・上位記１！ｉ装置へのデータ、ｋ・・・インタ
フェース部制御信号、 ７・・・上位記憶装置、 ８・・・キャッシュメモリ装置、 ８１・・・インタフェース部、 ８２・・・キャッシュ制ａ部、 ８３・・・アドレスアレイ、 ８４・・・データ記憶部、 ９・・・演算処ｌ！Ｉ！装置、 ｌ、ｒ・・・制御用インタフェース、 ｐ、ｓ・・・メモリアドレス、 ｑ、ｔ・・・書込み／読出しデータ。 特許出願人　　日本電気株式会社 代　理　人　　弁理士　内　原　　晋

Claims (1)

1. 【特許請求の範囲】 主記憶装置など上階層の記憶装置と、演算処理装置や入
   出力制御装置、あるいはより下位のキャッシュメモリな
   ど下階層の記憶装置との中間に位置するストアイン方式
   のキャッシュメモリ装置において、 該キャッシュメモリ装置内のキャッシュメモリのあるカ
   ラムアドレスを指示するアドレス指示手段と、 該指示手段によって指示されるカラムアドレスの記憶デ
   ータが上階層の記憶装置の記憶内容と一致しているかど
   うかを判断する判定手段と、前記指示手段の内容を次々
   と変化させて該判定手段からの出力を監視し、判定の結
   果不一致が判明した場合にはその一致処理を行なう制御
   手段とを備えることを特徴とするキャッシュメモリ装置
   。