JPH0616272B2 - メモリアクセス制御方式 - Google Patents

メモリアクセス制御方式

Info

Publication number
JPH0616272B2
JPH0616272B2 JP59132219A JP13221984A JPH0616272B2 JP H0616272 B2 JPH0616272 B2 JP H0616272B2 JP 59132219 A JP59132219 A JP 59132219A JP 13221984 A JP13221984 A JP 13221984A JP H0616272 B2 JPH0616272 B2 JP H0616272B2
Authority
JP
Japan
Prior art keywords
memory
block
store
data
buffer memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59132219A
Other languages
English (en)
Other versions
JPS6111865A (ja
Inventor
俊久 谷口
勉 住本
多加史 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59132219A priority Critical patent/JPH0616272B2/ja
Priority to KR1019850004452A priority patent/KR910000366B1/ko
Priority to EP85107839A priority patent/EP0167089B1/en
Priority to DE3588061T priority patent/DE3588061T2/de
Priority to US06/748,945 priority patent/US4774687A/en
Publication of JPS6111865A publication Critical patent/JPS6111865A/ja
Publication of JPH0616272B2 publication Critical patent/JPH0616272B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はメモリアクセス制御方式に係り、詳しくは、バ
ッファ記憶方式の情報処理装置において、バッファメモ
リへのトスアアクセス要求をストアイン方式で制御する
場合の処理に好適なメモリアクセス制御方式に関する。
〔発明の背景〕
バッファ記憶方式の情報処理装置では、主メモリとバッ
ファメモリの内容が一致している必要がある。これの最
も簡単な解決法は、バッファメモリへのストアアクセス
要求時、ストア先のブロックがバッファメモリに存在す
るときはバッファメモリと同時に主メモリへもデータを
ストアすることである（ストアスルー方式）。しかし、
この方式では主メモリに対するアクセスが増加し、バッ
ファ記憶方式の利点が損われる。そこで、バッファメモ
リのストアアクセス要求時、ストア先のブロックがバッ
ファメモリに存在するときはバッファメモリにのみスト
アし、主メモリは更新しない方式がある。これをストア
イン方式と呼んでいる。このストアイン方式の場合、バ
ッファメモリの更新を記憶する変更ビットをブロック単
位に持ち、バッファメモリ内のブロックを置換する時、
変更ビットが立っていれば、置換されるブロックを主メ
モリに戻す。以下、このストアイン方式をとる情報処理
装置における従来のストア処理について詳述する。
第２図は主メモリとバッファメモリからなる２階層メモ
リシステムの全体構成図を示す。便宜上、第２図ではプ
ロセッサ０，１（図示せず）が本メモリシステムを共有
するとしている。１はプロセッサ０からのメモリアクセ
ス用アドレスレジスタ、２はプロセッサ１からのメモリ
アクセス用アドレスレジスタ、３はプロセッサ０からの
ストア用データレジスタ、４はプロセッサ１からのスト
ア用データレジスタである。５はバッファメモリ６に格
納されている主メモリ９上のアドレスが登録されるバッ
ファアドレスアレイ、７は例えばＬＲＵ（Least Recent
ly Used）方式により次の置換すべきブロックをカラム
アドレス単位に管理しているブロック置換テーブル、８
は変更ビットを管理しているプロック変更ビットテーブ
ルである。６はバッファメモリ、９は主メモリである。
第３図にバッファメモリ６と主メモリ９の関係を示す。
主メモリ９は０〜ｎのカラムアドレスに分割され、１つ
のカラムアドレスは０〜ｍのロウアドレスで構成され
る。バッファメモリ６は主メモリ９に対応して０〜ｎの
カラムアドレスに分割され、１つのカラムアドレスは０
〜３のロウアドレスで構成される。即ち、第３図の場
合、各カラムアドレス毎に、主メモリ９のｍ＋１個のロ
ウアドレスに対応するブロックのうち、最大４個のブロ
ックがバッファメモリ６に登録できることになる。
いま、プロセッサ０からストアアクセス要求があり、ア
ドレスレジスタ１にリクエストアドレスが、データレジ
スタ３にストアデータがそれぞれセットされたとする。
このアドレスレジスタ１のリクエストアドレスでバッフ
ァアドレスアレイ５を検索し、所望ブロックがバッファ
メモリ６に存在するか否か調べる。リクエストアドレス
のブロックがバッファメモリ６に存在すれば、アドレス
レジスタ１内のカラムアドレスとバッファアドレスアレ
イ５によって求まったロウアドレスで定まるバッファメ
モリ６の該当ブロックに対して、データレジスタ３のス
トアデータを書き込む。一方、所望ブロックがバッファ
メモリ６に存在しない場合は、主メモリ９から該当する
ブロックをバッファメモリ６に転送し、バッファアドレ
スアレイ５に該新規ブロックに対応する主メモリ９のア
ドレスを登録した後、バッファメモリ６の該ブロックに
対してあらためてデータレジスタ３のストアデータを書
き込む。
上記バッファアドレスアレイ５の検索でバッファメモリ
６に所望ブロックの存在しないことが判明し、且つ、該
当カラムアドレスの４ロウが満杯の場合、新規ブロック
を登録するために、該４ロウ内のどれか一つのブロック
を追い出す必要がある。第２図において、この追出しブ
ロックを管理しているのがブロック置換テーブル７であ
る。第３図は該当カラムアドレスのロウのうち、ロウ番
号１のブロックが追出しの対象となっている例である。
追出しブロックがロウ番号１（＃１）と決まると、ブロ
ック変更ビットテーブル８を検索し、該当ロウ＃１のブ
ロック変更ビットが立っていれば、主メモリ９へ該ロウ
＃１のブロックデータＩを掃き出し（スワップアウ
ト）、その後、主メモリ９のブロックデータIIをバッフ
ァメモリ６における該当カラムアドレスの該当ロウ＃１
にブロック転送する（スワップイン）。また、該当ロウ
＃１のブロック変更ビットが立っていない場合は、スワ
ップアウト動作は不要で、バッファメモリ６における該
当カラムアドレスの該当ロウ＃１に新規ブロックデータ
ーIIが上書きされる。
第４図に上記主メモリからのブロック転送をともなう従
来の一般的ストア処理のタイムチャートを示す。第４図
はスワップアウト動作をともなわない例であり、ブロッ
クサイズは６４バイトで、主メモリからのブロック転送
は１マシンサイクル毎に８バイト転送するとしている。
即ち、バッファメモリへのストアアクセス要求に対し、
所望ブロックがバッファメモリに存在しない場合、主メ
モリへブロック転送要求が出され、これを受けて主メモ
リからバッファメモリへ１マシンサイクル毎に８バイト
ずつのブロック転送が開始される。このようにして６４
バイトのブロック転送が終了すると、改めてデータレジ
スタのデータをバッファメモリに書き込むストア動作が
実行される。第４図は１６バイトの全ストアリクエスト
の例を示したものである。
以上がストアイン方式において、バッファメモリに所望
のブロックが存在しない時の従来の一般的ストア処理で
あるが、これには次のような欠点がある。
(1)ブロック転送直後に書替えてしまう不要なデータま
で、主メモリからバッファメモリへ時間をかけて転送し
ており、その分転送時間の増加をきたしている。
(2)ストア用データレジスタが、ブロック転送の終了点
まで占有される。
これに対して、例えば特開昭５３−１４８３４４号公報
に記載のように、バッファメモリへのトスアアクセス要
求に対し、所望ブロックがバッファメモリに存在しない
場合、主メモリからバッファメモリへのブロック転送に
先立って、データレジスタのストアデータをバッファメ
モリに書き込み、その後、主メモリからバッファメモリ
へブロック転送を行い、それをバッファメモリへ書き込
む際、すでに書き込まれているストアデータのバイト位
置への書き込みを禁止する方式がある。第５図にこの場
合のタイムチャートを示す。
上記方式では、ストア用データレジスタをブロック転送
終了時点まで占有する必要がなく、ブロック転送の終了
前に次のストアリクエストに開放することができる。し
かしながら、主メモリからバッファメモリへのブロック
転送は、依然として該当ブロックの全データについて行
われるため、先の（１）の欠点は解消されない。
〔発明の目的〕
本発明の目的は、バッファ記憶方式の情報処理装置にお
いて、ストアリクエストを処理する際、リクエストアド
レスに該当するブロックがバッファメモリに存在せず新
ブロックをバッファメモリに転送する場合に、ストア処
理及びブロックの転送時間を短縮するメモリアクセス制
御方式を提供することにある。
〔発明の概要〕
本発明は、ストアアクセス要求アドレスの指すブロック
がバッファメモリに存在しない時、主メモリからバッフ
ァメモリへのブロック転送に先立って、ストアアクセス
要求のストアデータをバッファメモリに書き込み、主メ
モリからバッファメモリへのブロック転送では、主メモ
リの該当ブロックから該ストアデータ部分を除いたデー
タを読み出して、第２メモリの既に書き込まれているス
トアデータに連結して該当ブロック内へ書き込むことを
特徴とする。
〔発明の実施例〕
第１図は本発明の一実施例の全体構成図である。第１図
において、メモリアクセス用アドレスレジスタ１、スト
ア用データレジスタ３、バッファアドレスアレイ５、バ
ッファメモリ６、ブロック置換テーブル７、ブロック変
更ビットテーブル８、主メモリ９は第２図と同様であ
る。１０はリクエストの種別コードを格納するリクエス
トコードレジスタ、１１はリクエストコードのデコーダ
である。１３はバッファメモリ６にリクエストのブロッ
クが存在するときのロウ番号を決定する回路（ロウ番号
決定回路）、１４はバッファメモリ５にリクエストアド
レスのブロックが存在するか否か判定する回路（ヒット
判定回路）、１６はブロック置換テーブル７およびロウ
番号決定回路１３から送られるロウ番号を選択するセレ
クタ、１７はセレクタ１６で選択されたロウ番号がセッ
トされるロウレジスタである。１９はゲート回路、２１
はバッファメモリアクセス制御部、２２は主メモリアク
セス制御部、２３は主メモリアクセスアドレス補正部で
ある。以下の説明でも、ブロックサイズは６４バイト、
ストア動作は１６バイト全書込みとする。
今、アドレスレジスタ１にストアリクエストアドレス
が、ストア用データレジスタ３に１６バイト全書込みス
トアデータが、リクエストコードレジスタ１０に１６バ
イト全書込みリクエストを示すコードがセットされたと
する。デコーダ１１はリクエストコードレジスタ１０の
内容をデコードし、１６バイト全書込みリクエストであ
ると信号線１２を“１”とする。一方、アドレスレジス
タ１のカラムアドレスでバッファアドレスアレイ５、ブ
ロック置換テーブル７、ブロック変更ビットテーブル８
の内容をそれぞれ読み出す。ヒット判定回路１４はバッ
ファアドレスアレイ５から読み出された該当カラムアド
レスの各ロウに登録されているアドレスとアドレスレジ
スタ１のリクエストアドレスを比較し、バッファメモリ
６に所望のブロックが存在するとき信号線１５を“１”
とする。この信号線１５が“１”の時、ロウ番号決定回
路１３で決定された所望のブロックに対応するロウ番号
がセレクタ１６を介してロウレジスタ１７にセットさ
れ、アドレスレジスタ１のカラムアドレス、該ロウレジ
スタ１７のロウ番号で指示されるバッファメモリ６の該
当ブロックにストア用データレジスタ３のデータ（１６
バイト）を書き込むように、バッファメモリアクセス制
御部２１に起動をかける。信号線１５が“１”のとき信
号線２０は“０”であり、主メモリアクセス制御部２２
は起動されない。
一方、ヒット判定回路１４は、バッファメモリ６に所望
のブロックが存在しないとき信号線１５を“０”とす
る。この信号線１５が“０”の時、ブロック置換テーブ
ル７から読み出されたロウ番号（該当カラムアドレス内
の追出しブロックに対応するロウ）がセレクタ１６を介
してロウレジスタ１７にセットされる。また、ブロック
変更ビットテーブル８から読み出された変更ビットにつ
いて、ブロック置換テーブル７で求まったロウ番号に対
応する変更ビットが立っていなければ、信号線１８は
“０”となる。信号線１２が“１”、信号線１５，１８
が“０”の時、ゲート回路１９が開き、信号線２０が
“１”になる。信号線１５が“０”でも信号線２０が
“１”の場合、上記信号線１５が“１”のときと同様
に、アドレスレジスタ１のカラムアドレス、ロウレジス
タ１７のロウ信号で指示されるバッファメモリ６のブロ
ックにストア用データレジスタ３のデータ（１６バイ
ト）を書き込むように、バッファメモリアクセス制御部
２１に起動をかける。同時に、信号線２０が“１”にな
ると、主メモリアクセス制御部２２に対して４８バイト
（６４バイトから１６バイトを引いた値）のブロック転
送アクセスの起動を指示し、主メモリアクセスアドレス
補正部２３に対しては、アドレスレジスタ１のリクエス
トアドレスに１６バイトを６４バイトブロック内ラップ
アラウンドで加算した値を主メモリ９のブロック転送開
始アドレスとする要求を出す。
第６図は上記バッファメモリに所望のブロックが存在し
ないときの本発明実施例におけるストア動作のタイムチ
ャートを示したものである。即ち、バッファメモリ６へ
のストアアクセス要求に対し、所望ブロックがバッファ
メモリ６になく、且つ、ブロック置換テーブル８で求ま
ったロウ番号の変更ビットが立っていない場合、バッフ
ァメモリアクセス制御部２１により、バッファメモリ６
の該当ロウ番号のブロックにデータレジスタ３の１６バ
イトデータ（Ｄ０，Ｄ１）が書き込まれる。この時点で
データレジスタ３は次のストアリクエストのために開放
される。このバッファメモリアクセス制御部２１のスト
ア動作と並行して、主メモリアクセス制御部２２によ
り、主メモリ９からのブロック転送が開始される。この
結果、上記バッファメモリアクセス制御部２１によるス
トア動作に続いて、１マシンサイクル毎に８バイトず
つ、６マシンサイクルかけて４８バイトデータ（Ｄ２〜
Ｄ７）がバッファメモリ６の該当ブロックに転送され
る。第６図を第４図と比べると、第６図では、１６バイ
トストアリクエストを１２マシンサイクル早く終了で
き、更に、バッファメモリの使用時間を４マシンサイク
ル短縮できる。また、第５図に比べると、バッファメモ
リの使用時間を２マシンサイクル短縮できる。
第７図は上記ストア動作が実行されるバッファメモリ６
内の１ブロックを示したものである。第７図において、
該ブロックには８バイト単位に８個のデータ（６４バイ
ト）が格納される。１００は該ブロックの６４バイト境
界アドレスであり、１０１をストア１６バイトアドレス
の先頭とすると、この１０１から斜線部分の１６バイト
領域に第１図のデータレジスタ３のストアデータＤ０，
Ｄ１が書き込まれる。一方、主メモリ９からの４８バイ
トデータＤ２，……，Ｄ７は、１０１から１６バイトス
キップした１０２のアドレスから書き込まれる。
なお、第１図の実施例ではスワップアウト動作が不要な
場合についての構成のみ示したが、スワップアウトをと
もなう場合は、信号線１５＝０、信号線１８＝１の条件
でバッファメモリアクセス制御部２１はスワップアウト
動作を行い、該スワップアウト後、バッファメモリ６に
対してストア動作を実行し、同時にメインメモリアクセ
ス制御部２２は主メモリ９からのブロック転送を開始す
ればよい。スワップアウト動作は、バッファメモリ６か
ら主メモリ９へ直接掃き出す方式と、バッファメモリ６
と主メモリ９の間に別の高速バッファレジスタを用意
し、一旦、該バッファレジスタに掃き出し、その後、処
理の空き時間を利用して該バッファレジスタから主メモ
リへ戻す方式が考えられる。
また、これまでは主メモリとバッファメモリからなる２
階層のメモリシステムについて説明してきたが、主メモ
リとバッファメモリの間に１段以上の中間バッファメモ
リを設けた多段階層メモリシステムにも本発明を適用で
きることは明白であり、この場合にはさらに効果的であ
る。最も簡単な例としてバッファメモリ（ＢＳ）と１段
の中間バッファメモリ（ＷＳ）と主メモリ（ＭＳ）から
なる３段階メモリシステムを考える。一般にＢＳブロッ
クサイズはＷＳブロックサイズより小さい。従って、Ｂ
ＳからＷＳへのストア動作に際には、ＭＳからＷＳへの
ＷＳブロック転送が必要になる。この時、ＭＳからのＷ
Ｓブロック転送を該当ＷＳブロック内全データについて
行うと、その間、ＷＳは他プロセッサからのアクセス要
求を受け付けられなくなる。本発明を適用した場合、Ｍ
ＳからＷＳへのＷＳブロック転送は、該当ＷＳブロック
内のＢＳブロック・データを除いた部分について行えば
よいため、ＷＳのビジー時間が軽減でき、他プロセッサ
からのアクセス要求が受け付けやすくなる。
〔発明の効果〕
以上の説明から明らかな如く、本発明によれば、バッフ
ァ記憶方式の情報処理装置において、ストアリクエスト
を処理する際に次のような効果が得られる。
(1)第１メモリからの転送データを待たずに書込みデー
タを第２メモリに書込み、ストア用データレジスタを、
ブロックの転送前に次のストアリクエストに対して開放
できる。
(2)ブロック転送はストアアクセス要求の書込みデータ
部分を除いたブロック内データについてだけ実施するた
め、第１メモリから第２メモリへのブロックデータの転
送時間を短縮できる。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図は従来
方式を説明するための概略ブロック図、第３図はバッフ
ァメモリと主メモリの関係を示す図、第４図はバッファ
メモリに所望ブロックが存在しないときの従来のストア
処理を説明するためのタイミング図、第５図は同じく従
来の他の方式のストア処理を説明するためのタイミング
図、第６図は本発明実施例のストア処理を説明するため
のタイミング図、第７図はバッファメモリの１ブロック
のデータ構造を示す図である。 １…メモリアクセス用アドレスレジスタ、３…ストア用
データレジスタ、５…バッファメモリアドレスアレイ、
６…バッファメモリ、７…ブロック置換テーブル、８…
変更ビットテーブル、９…主メモリ、１０…リクエスト
コードレジスタ、１１…デコーダ、１３…ロウ番号決定
回路、１４…ヒット判定回路、１６…セレクタ、１７…
ロウレジスタ、１９…ゲート回路、２１…バッファメモ
リアクセス制御部、２２…主メモリアクセス制御部、２
３…主メモリアクセスアドレス補正部。
フロントページの続き (72)発明者 熊谷 多加史 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (56)参考文献 特開 昭53−148344（ＪＰ，Ａ) 特開 昭58−154054（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１メモリと、該第１メモリの記憶内容の
    写しをブロック単位に格納する第２メモリを備え、スト
    アアクセス要求をストアイン方式で処理する情報処理装
    置において、 ストアアクセス要求に対し、該ストアアクセス要求アド
    レスの指すブロックが第２メモリに存在しないと、第１
    メモリから該当ブロックのデータを第２メモリへ転送す
    るのに先立って、該ストアアクセス要求のストアデータ
    を該ブロックのデータの一部として第２メモリに書き込
    み、第１メモリから第２メモリへの該当ブロックのデー
    タ転送では、第１メモリの該当ブロックのストアデータ
    部分を除くデータに対応するアドレスを発生して該第１
    メモリをアクセスし、該ストアデータ部分を除いたブロ
    ック内データを第１メモリから読み出して第２メモリへ
    転送し、該第２メモリの既に書き込まれているストアデ
    ータに連結して該当ブロック内へ書き込むことを特徴と
    するメモリアクセス制御方式。
  2. 【請求項２】特許請求の範囲第１項記載のメモリアクセ
    ス制御方式において、ストアアクセス要求アドレスをス
    トアデータ幅だけ該ブロック内でラップアランドして補
    正し、該補正した値を第１メモリの開始アドレスとして
    該第１メモリから該ストアデータ部分を除いたブロック
    内データを読み出すことを特徴とするメモリアクセス制
    御方式。
JP59132219A 1984-06-27 1984-06-27 メモリアクセス制御方式 Expired - Lifetime JPH0616272B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59132219A JPH0616272B2 (ja) 1984-06-27 1984-06-27 メモリアクセス制御方式
KR1019850004452A KR910000366B1 (ko) 1984-06-27 1985-06-22 정보처리장치를 위한 메모리 액세스제어장치 및 방법
EP85107839A EP0167089B1 (en) 1984-06-27 1985-06-25 Memory access control system and method for an information processing apparatus
DE3588061T DE3588061T2 (de) 1984-06-27 1985-06-25 Speicherzugriffs-Steuerungssystem und -Verfahren für ein Informationsverarbeitungsgerät.
US06/748,945 US4774687A (en) 1984-06-27 1985-06-26 Advanced store-in system for a hierarchy memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59132219A JPH0616272B2 (ja) 1984-06-27 1984-06-27 メモリアクセス制御方式

Publications (2)

Publication Number Publication Date
JPS6111865A JPS6111865A (ja) 1986-01-20
JPH0616272B2 true JPH0616272B2 (ja) 1994-03-02

Family

ID=15076169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59132219A Expired - Lifetime JPH0616272B2 (ja) 1984-06-27 1984-06-27 メモリアクセス制御方式

Country Status (5)

Country Link
US (1) US4774687A (ja)
EP (1) EP0167089B1 (ja)
JP (1) JPH0616272B2 (ja)
KR (1) KR910000366B1 (ja)
DE (1) DE3588061T2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61224051A (ja) * 1985-03-29 1986-10-04 Fujitsu Ltd バッファメモリ制御方法
EP0280954B1 (de) * 1987-02-16 1991-04-24 Siemens Aktiengesellschaft Verfahren zur Steuerung des Datenaustausches zwischen Verarbeitungseinheiten und einem Speichersystem mit Cachespeicher in Datenverarbeitungsanlagen, sowie ein entsprechend arbeitender Cachespeicher
US4953077A (en) * 1987-05-15 1990-08-28 International Business Machines Corporation Accelerated data transfer mechanism using modified clock cycle
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
JPH02188849A (ja) * 1989-01-18 1990-07-24 Agency Of Ind Science & Technol キャッシュメモリ方式
US5491811A (en) * 1992-04-20 1996-02-13 International Business Machines Corporation Cache system using mask bits to recorder the sequences for transfers of data through cache to system memory
US5548752A (en) * 1994-08-10 1996-08-20 Motorola, Inc. Method and system for storing data in a memory device
US5734731A (en) * 1994-11-29 1998-03-31 Marx; Elliot S. Real time audio mixer
US5657443A (en) * 1995-05-16 1997-08-12 Hewlett-Packard Company Enhanced test system for an application-specific memory scheme
US6145065A (en) * 1997-05-02 2000-11-07 Matsushita Electric Industrial Co., Ltd. Memory access buffer and reordering apparatus using priorities
DE69837128T2 (de) * 1997-07-14 2007-12-13 Seiko Epson Corp. Bilderzeugungsgerät
WO1999049395A1 (fr) * 1998-03-23 1999-09-30 Hitachi, Ltd. Controleur de memoire tampon
US6473834B1 (en) 1999-12-22 2002-10-29 Unisys Method and apparatus for prevent stalling of cache reads during return of multiple data words
US6415357B1 (en) 1999-12-23 2002-07-02 Unisys Corporation Caching method and apparatus
WO2007096981A1 (ja) * 2006-02-24 2007-08-30 Fujitsu Limited 記録制御装置および記録制御方法
US11303684B2 (en) 2006-09-14 2022-04-12 Opentv, Inc. Methods and systems for data transmission
US8335873B2 (en) 2006-09-14 2012-12-18 Opentv, Inc. Method and systems for data transmission

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735360A (en) * 1971-08-25 1973-05-22 Ibm High speed buffer operation in a multi-processing system
US3829840A (en) * 1972-07-24 1974-08-13 Ibm Virtual memory system
US3936234A (en) * 1975-02-10 1976-02-03 General Electric Company Device for locking turbomachinery blades
US4181937A (en) * 1976-11-10 1980-01-01 Fujitsu Limited Data processing system having an intermediate buffer memory
US4084234A (en) * 1977-02-17 1978-04-11 Honeywell Information Systems Inc. Cache write capacity
JPS53148344A (en) * 1977-05-31 1978-12-23 Fujitsu Ltd Data storage system to buffer memory unit
US4149245A (en) * 1977-06-09 1979-04-10 International Business Machines Corporation High speed store request processing control
US4313158A (en) * 1978-12-11 1982-01-26 Honeywell Information Systems Inc. Cache apparatus for enabling overlap of instruction fetch operations
US4317168A (en) * 1979-11-23 1982-02-23 International Business Machines Corporation Cache organization enabling concurrent line castout and line fetch transfers with main storage
JPS5680872A (en) * 1979-12-06 1981-07-02 Fujitsu Ltd Buffer memory control system
JPS5717049A (en) * 1980-07-04 1982-01-28 Hitachi Ltd Direct memory access controlling circuit and data processing system
US4425615A (en) * 1980-11-14 1984-01-10 Sperry Corporation Hierarchical memory system having cache/disk subsystem with command queues for plural disks
CA1187198A (en) * 1981-06-15 1985-05-14 Takashi Chiba System for controlling access to channel buffers
US4471427A (en) * 1981-12-01 1984-09-11 Burroughs Corporation Direct memory access logic system for a data transfer network

Also Published As

Publication number Publication date
KR860000595A (ko) 1986-01-29
JPS6111865A (ja) 1986-01-20
DE3588061T2 (de) 1996-05-15
US4774687A (en) 1988-09-27
DE3588061D1 (de) 1995-11-23
EP0167089A3 (en) 1988-06-15
EP0167089A2 (en) 1986-01-08
EP0167089B1 (en) 1995-10-18
KR910000366B1 (ko) 1991-01-24

Similar Documents

Publication Publication Date Title
US5577227A (en) Method for decreasing penalty resulting from a cache miss in multi-level cache system
US5091851A (en) Fast multiple-word accesses from a multi-way set-associative cache memory
US6643733B2 (en) Prioritized content addressable memory
US4466059A (en) Method and apparatus for limiting data occupancy in a cache
EP0029517B1 (en) Store-in-cache mode data processing apparatus
EP0019358B1 (en) Hierarchical data storage system
JPS589277A (ja) デ−タ処理装置
US5530833A (en) Apparatus and method for updating LRU pointer in a controller for two-way set associative cache
JPS6111865A (ja) メモリアクセス制御方式
US6240489B1 (en) Method for implementing a pseudo least recent used (LRU) mechanism in a four-way cache memory within a data processing system
RU2237278C2 (ru) Разряды состояния для кэш-памяти
EP0173909B1 (en) Look-aside buffer least recently used marker controller
US20010034808A1 (en) Cache memory device and information processing system
JP2580263B2 (ja) バッファ記憶装置
JPH08328959A (ja) ディスクキャッシュ制御装置
US6904500B2 (en) Cache controller
JPH05233454A (ja) キャッシュメモリ装置
JPH04288647A (ja) キャッシュメモリにおける置き換え制御装置
EP0400851A2 (en) Efficient cache utilizing a store buffer
JPH06282487A (ja) キャッシュ装置
JPH06337815A (ja) データ処理装置
JP2004070850A (ja) データ処理装置およびキャッシュ制御方法
JPS5914826B2 (ja) バツフアメモリ制御方式
JPH0421048A (ja) キャッシュメモリ装置
JPS61296450A (ja) キヤツシユメモリ制御方法