JPH0113463Y2 - - Google Patents
Info
- Publication number
- JPH0113463Y2 JPH0113463Y2 JP17031882U JP17031882U JPH0113463Y2 JP H0113463 Y2 JPH0113463 Y2 JP H0113463Y2 JP 17031882 U JP17031882 U JP 17031882U JP 17031882 U JP17031882 U JP 17031882U JP H0113463 Y2 JPH0113463 Y2 JP H0113463Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- signal
- resistor
- collector
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Description
【考案の詳細な説明】
本考案は、２つの異なる入力信号のタイミング
を比較して所要のタイミングで出力を取出し、ま
たこのタイミングに同期した時点からローレベル
の出力を保持するようにしたタイミング信号発生
回路に関するものである。
を比較して所要のタイミングで出力を取出し、ま
たこのタイミングに同期した時点からローレベル
の出力を保持するようにしたタイミング信号発生
回路に関するものである。
以下本考案の一実施例を図面に基づき説明す
る。第１図に示す如く、第１入力端子１には不定
のタイミングの２値レベルを持つた信号Ａを入力
し、この信号Ａは抵抗Ｒ１及び抵抗Ｒ２を介して
それぞれ第１トランジスタＱ１のエミツタ及び第
２トランジスタＱ２のベースに印加される。第２
入力端子２には一定のタイミングの２値レベルを
持つた信号Ｂを入力し、該信号ＢをコンデンサＣ
１及び抵抗Ｒ３で微分し、かつダイオードＤ１を
介して抵抗Ｒ４の両端に正のパルスのみを得、こ
のパルスが第３トランジスタＱ３のベースに印加
される。このトランジスタＱ３のエミツタを接地
すると共に、このベースを前記トランジスタＱ１
のコレクターに、また、コレクタを前記トランジ
スタＱ１のベース及び前記トランジスタＱ２のエ
ミツタに接続する。前記トランジスタＱ２のコレ
クタは抵抗Ｒ５を介して電源に接続されると共
に、このコレクタは出力端子に接続される。
る。第１図に示す如く、第１入力端子１には不定
のタイミングの２値レベルを持つた信号Ａを入力
し、この信号Ａは抵抗Ｒ１及び抵抗Ｒ２を介して
それぞれ第１トランジスタＱ１のエミツタ及び第
２トランジスタＱ２のベースに印加される。第２
入力端子２には一定のタイミングの２値レベルを
持つた信号Ｂを入力し、該信号ＢをコンデンサＣ
１及び抵抗Ｒ３で微分し、かつダイオードＤ１を
介して抵抗Ｒ４の両端に正のパルスのみを得、こ
のパルスが第３トランジスタＱ３のベースに印加
される。このトランジスタＱ３のエミツタを接地
すると共に、このベースを前記トランジスタＱ１
のコレクターに、また、コレクタを前記トランジ
スタＱ１のベース及び前記トランジスタＱ２のエ
ミツタに接続する。前記トランジスタＱ２のコレ
クタは抵抗Ｒ５を介して電源に接続されると共
に、このコレクタは出力端子に接続される。
而して、入力信号ＢをコンデンサＣ１と抵抗Ｒ
３で微分し、ダイオードＤ１を介して正のパルス
のみをトランジスタＱ３のベースに印加し、入力
信号ＡをトランジスタＱ２のベースに印加し、か
つトランジスタＱ１のエミツタに電源として加え
ることにより、第２図に示す如く入力信号Ａが任
意のタイミングで立つても出力信号Ｃは必ず他方
の入力信号Ｂの立上りに同期した出力とすること
ができ、信号Ａの入力がなければ、該信号がトラ
ンジスタＱ１の電源としても使用しているため、
信号Ｂの入力があつても出力を得ないように出来
る。即ち、Ｑ１，Ｑ３，Ｒ１，Ｒ４で構成される
回路は通常ラツチ回路と呼ばれるが、入力信号Ａ
がなければ信号Ｂが入力され続けても復帰されて
おり、信号Ａの入力待ちとなつている。云い換え
れば、トランジスタQ3のベースには入力信号Ｂ
の立上り部に相当した正のパルスが印加されてい
るため、この期間トランジスタＱ３は導通状態に
あるが、トランジスタＱ１の電源及びトランジス
タＱ２のベース入力が得られないためＱ１，Ｑ２
は共にオフの状態に置かれる。この状態で入力信
号Ａが加えられると入力信号Ｂの立上りに同期し
た位置でＱ１が導通し、これによりＱ１のコレク
タ電流が流れ、Ｑ３のベースに正のパルスが加わ
らない時でもＱ３の導通が保たれるため、Ｑ１及
びＱ３の導通が持続される。従つて、Ｑ２が導通
しＱ２のコレクターには入力信号Ｂの立上りに同
期した出力信号Ｃが得られる。尚、図中４，４は
接地端子である。
３で微分し、ダイオードＤ１を介して正のパルス
のみをトランジスタＱ３のベースに印加し、入力
信号ＡをトランジスタＱ２のベースに印加し、か
つトランジスタＱ１のエミツタに電源として加え
ることにより、第２図に示す如く入力信号Ａが任
意のタイミングで立つても出力信号Ｃは必ず他方
の入力信号Ｂの立上りに同期した出力とすること
ができ、信号Ａの入力がなければ、該信号がトラ
ンジスタＱ１の電源としても使用しているため、
信号Ｂの入力があつても出力を得ないように出来
る。即ち、Ｑ１，Ｑ３，Ｒ１，Ｒ４で構成される
回路は通常ラツチ回路と呼ばれるが、入力信号Ａ
がなければ信号Ｂが入力され続けても復帰されて
おり、信号Ａの入力待ちとなつている。云い換え
れば、トランジスタQ3のベースには入力信号Ｂ
の立上り部に相当した正のパルスが印加されてい
るため、この期間トランジスタＱ３は導通状態に
あるが、トランジスタＱ１の電源及びトランジス
タＱ２のベース入力が得られないためＱ１，Ｑ２
は共にオフの状態に置かれる。この状態で入力信
号Ａが加えられると入力信号Ｂの立上りに同期し
た位置でＱ１が導通し、これによりＱ１のコレク
タ電流が流れ、Ｑ３のベースに正のパルスが加わ
らない時でもＱ３の導通が保たれるため、Ｑ１及
びＱ３の導通が持続される。従つて、Ｑ２が導通
しＱ２のコレクターには入力信号Ｂの立上りに同
期した出力信号Ｃが得られる。尚、図中４，４は
接地端子である。
上述の如く、本考案は不定のタイミングを有す
る信号Ａと一定のタイミングを有する信号Ｂとを
比較して、必ず後者の信号Ｂの立上りに同期した
出力を得ることができ、また信号Ａを取去れば信
号Ｂの入力があつても出力を出さないようにで
き、さらにこれらの回路をデジタルICを使用す
ることなく簡潔にかつ安価に構成することが出来
る。
る信号Ａと一定のタイミングを有する信号Ｂとを
比較して、必ず後者の信号Ｂの立上りに同期した
出力を得ることができ、また信号Ａを取去れば信
号Ｂの入力があつても出力を出さないようにで
き、さらにこれらの回路をデジタルICを使用す
ることなく簡潔にかつ安価に構成することが出来
る。
図面は本考案の一実施例を示すものであり、第
１図は回路図、第２図は各信号のタイミングチヤ
ートである。 １，２……入力端子、３……出力端子、Ｑ１，
Ｑ２，Ｑ３……トランジスタ、Ｃ１……コンデン
サ、Ｄ１……ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５……抵抗。
１図は回路図、第２図は各信号のタイミングチヤ
ートである。 １，２……入力端子、３……出力端子、Ｑ１，
Ｑ２，Ｑ３……トランジスタ、Ｃ１……コンデン
サ、Ｄ１……ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ
４，Ｒ５……抵抗。
Claims (1)
- 第１入力端子１から抵抗Ｒ１を介して不定のタ
イミングの信号をエミツタに印加するPNP型ト
ランジスタＱ１と、前記信号を抵抗Ｒ２を介して
ベースに印加するNPN型トランジスタＱ２と、
さらに第２入力端子２を介して一定のタイミング
を有する信号をコンデンサＣ１及び抵抗Ｒ３で微
分し、かつダイオードＤ１を介して抵抗Ｒ４の両
端に得られる正のパルスのみをベースに印加する
トランジスタＱ３とを有し、このトランジスタの
エミツタを接地し、前記トランジスタＱ１のコレ
クタに前記ダイオードＤ１のカソード側を、また
このベースを前記トランジスタＱ３のコレクタ及
び前記トランジスタＱ２のエミツタに夫々接続す
ると共に、前記トランジスタＱ２のコレクタを抵
抗Ｒ５を介して電源に接続し、このコレクタを出
力端子３に接続してなり、前記第１入力端子１か
らの信号を前記トランジスタＱ１の電源として使
用している事を特徴とするタイミング信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17031882U JPS5973843U (ja) | 1982-11-09 | 1982-11-09 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17031882U JPS5973843U (ja) | 1982-11-09 | 1982-11-09 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5973843U JPS5973843U (ja) | 1984-05-19 |
| JPH0113463Y2 true JPH0113463Y2 (ja) | 1989-04-20 |
Family
ID=30371850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17031882U Granted JPS5973843U (ja) | 1982-11-09 | 1982-11-09 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5973843U (ja) |
-
1982
- 1982-11-09 JP JP17031882U patent/JPS5973843U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5973843U (ja) | 1984-05-19 |
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