JPH0261814B2 - - Google Patents
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- JPH0261814B2 JPH0261814B2 JP56109795A JP10979581A JPH0261814B2 JP H0261814 B2 JPH0261814 B2 JP H0261814B2 JP 56109795 A JP56109795 A JP 56109795A JP 10979581 A JP10979581 A JP 10979581A JP H0261814 B2 JPH0261814 B2 JP H0261814B2
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- Japan
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- circuit
- power supply
- logic circuit
- reset signal
- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、電源投入にともなう電源電圧の立
上がりを利用して、フリツプフロツプ回路（以下
FF回路と称する）またはカウンター回路の如き
論理回路を自動的にセツトまたはリセツトするた
めの信号を発生するセツト、リセツト信号発生回
路に関するものである。
上がりを利用して、フリツプフロツプ回路（以下
FF回路と称する）またはカウンター回路の如き
論理回路を自動的にセツトまたはリセツトするた
めの信号を発生するセツト、リセツト信号発生回
路に関するものである。
一般に、集積回路装置などに組込まれるFF回
路またはカウンター回路の様な論理回路は、電源
電圧Vccが約5V程度の定常状態で使用されるこ
とが多い。ところが、電源投入後における論理回
路の初期の出力状態は、この論理回路を構成する
トランジスタなどの素子の特性及び電源電圧Vcc
の立ち上がりのタイミングなどにより、どのよう
な状態になるか定まつていない。このため、電源
投入後における論理回路の初期の出力状態を常に
一定にするために、論理回路にセツトまたはリセ
ツト信号を印加する必要が生じる。この様に、論
理回路にセツトまたはリセツト信号を印加する方
法としては、従来電源投入にともない電源電圧の
立ち上がりを利用してセツト、リセツト信号を印
加する方法または電源電圧Vccが定常状態になつ
た後に新たにセツト、リセツト信号を印加する方
法などがある。
路またはカウンター回路の様な論理回路は、電源
電圧Vccが約5V程度の定常状態で使用されるこ
とが多い。ところが、電源投入後における論理回
路の初期の出力状態は、この論理回路を構成する
トランジスタなどの素子の特性及び電源電圧Vcc
の立ち上がりのタイミングなどにより、どのよう
な状態になるか定まつていない。このため、電源
投入後における論理回路の初期の出力状態を常に
一定にするために、論理回路にセツトまたはリセ
ツト信号を印加する必要が生じる。この様に、論
理回路にセツトまたはリセツト信号を印加する方
法としては、従来電源投入にともない電源電圧の
立ち上がりを利用してセツト、リセツト信号を印
加する方法または電源電圧Vccが定常状態になつ
た後に新たにセツト、リセツト信号を印加する方
法などがある。
この発明は、電源投入の際の電源電圧Vccの立
ち上がりを利用して、自動的に論理回路をセツト
またはリセツトするための信号を発生するセツ
ト、リセツト信号発生回路を改良してTTL回路
方式で実現したものである。
ち上がりを利用して、自動的に論理回路をセツト
またはリセツトするための信号を発生するセツ
ト、リセツト信号発生回路を改良してTTL回路
方式で実現したものである。
第１図は、論理回路をセツトまたはリセツトす
るための信号を発生する従来のセツト、リセツト
信号発生回路を示す回路図である。
るための信号を発生する従来のセツト、リセツト
信号発生回路を示す回路図である。
図中、１は電源電圧Vccが印加される電源端
子、２は接地端子、３はセツト、リセツト信号を
出力する出力端子であり、論理回路のセツトまた
はリセツト信号入力端子に接続されている。ま
た、１１，１２は抵抗、１３はコンデンサであ
る。
子、２は接地端子、３はセツト、リセツト信号を
出力する出力端子であり、論理回路のセツトまた
はリセツト信号入力端子に接続されている。ま
た、１１，１２は抵抗、１３はコンデンサであ
る。
この従来回路は、電源端子１と接地端子２との
間に抵抗１１，１２が直列接続され、抵抗１１と
１２との接続点に出力端子３が接続され抵抗１２
とコンデンサ１３とが並列接続された回路であ
る。従つて、この従来回路は抵抗とコンデンサに
よる時定数回路となる。
間に抵抗１１，１２が直列接続され、抵抗１１と
１２との接続点に出力端子３が接続され抵抗１２
とコンデンサ１３とが並列接続された回路であ
る。従つて、この従来回路は抵抗とコンデンサに
よる時定数回路となる。
この従来回路の動作を、第２図ａに示した時間
ｔと電源電圧Vcc及び第２図ｂに示した時間ｔと
セツト、リセツト信号VOUTとの特性図を用いて
説明する。
ｔと電源電圧Vcc及び第２図ｂに示した時間ｔと
セツト、リセツト信号VOUTとの特性図を用いて
説明する。
先ず、第２図ａに示すように、電源電圧Vcc
は、時点t0に電源投入を行なうと接地電位V0から
立ち上がり、時点t2に一般に集積回路装置などに
よる論理回路の通常の動作をさせている定常状態
の電圧V2である約5V程度まで上昇して安定す
る。
は、時点t0に電源投入を行なうと接地電位V0から
立ち上がり、時点t2に一般に集積回路装置などに
よる論理回路の通常の動作をさせている定常状態
の電圧V2である約5V程度まで上昇して安定す
る。
ところが、このような論理回路は、電源電圧
Vccが定常状態の電圧V2より低い所定の電圧V1、
例えば約2.1V程度になる時点t1から動作を開始す
る。従つて、電源電圧Vccが論理回路を動作させ
るのに十分な電圧V1まで立ち上がつた時点t1に
は、第２図ｂに示す様に、セツト、リセツト信号
VOUTは上記時定数回路を利用して発生している
ためその立ち上がりが遅れ、十分電位の低い低電
位レベル（以下Ｌレベルと称する）VLの信号と
なり、このＬレベル信号が論理回路に印加される
ことになる。そしてこれにともなつて、論理回路
がセツトまたはリセツト信号されることになる。
その後、セツト、リセツト信号VOUTは上記時定
数回路により電源電圧Vccの立ち上がりよりも遅
れて立ち上がり、時点t3に高電位レベル（以下Ｈ
レベルと称する）VH、即ち論理回路をセツトま
たはリセツトするためのＬレベル信号VLではな
い所定の高い電位まで上昇するため、論理回路は
所定の状態に設定されており、この状態において
論理回路が定常の動作を開始することになる。
Vccが定常状態の電圧V2より低い所定の電圧V1、
例えば約2.1V程度になる時点t1から動作を開始す
る。従つて、電源電圧Vccが論理回路を動作させ
るのに十分な電圧V1まで立ち上がつた時点t1に
は、第２図ｂに示す様に、セツト、リセツト信号
VOUTは上記時定数回路を利用して発生している
ためその立ち上がりが遅れ、十分電位の低い低電
位レベル（以下Ｌレベルと称する）VLの信号と
なり、このＬレベル信号が論理回路に印加される
ことになる。そしてこれにともなつて、論理回路
がセツトまたはリセツト信号されることになる。
その後、セツト、リセツト信号VOUTは上記時定
数回路により電源電圧Vccの立ち上がりよりも遅
れて立ち上がり、時点t3に高電位レベル（以下Ｈ
レベルと称する）VH、即ち論理回路をセツトま
たはリセツトするためのＬレベル信号VLではな
い所定の高い電位まで上昇するため、論理回路は
所定の状態に設定されており、この状態において
論理回路が定常の動作を開始することになる。
以上の様に、従来のセツト、リセツト信号発生
回路は時定数回路により構成され、電源電圧投入
後における電源電圧Vccの立ち上がりを利用し
て、これよりも遅れて立ち上がるセツト、リセツ
ト信号を発生し、電源電圧Vccが所定の電位とな
り論理回路が動作を開始した時に、セツト、リセ
ツト信号VOUTがＬレベル信号VLであるように時
定数を設定し、このＬレベル信号VLにより論理
回路をセツトまたはリセツトすると共に、その後
セツト、リセツト信号VOUTがＨレベル信号VHま
で上昇した時に論理回路は所定の状態に設定され
ており、この状態において論理回路が定常の動作
を開始するようにした回路である。
回路は時定数回路により構成され、電源電圧投入
後における電源電圧Vccの立ち上がりを利用し
て、これよりも遅れて立ち上がるセツト、リセツ
ト信号を発生し、電源電圧Vccが所定の電位とな
り論理回路が動作を開始した時に、セツト、リセ
ツト信号VOUTがＬレベル信号VLであるように時
定数を設定し、このＬレベル信号VLにより論理
回路をセツトまたはリセツトすると共に、その後
セツト、リセツト信号VOUTがＨレベル信号VHま
で上昇した時に論理回路は所定の状態に設定され
ており、この状態において論理回路が定常の動作
を開始するようにした回路である。
ところが、この従来回路では、上述したように
抵抗とコンデンサとによる時定数を利用している
ため、電源電圧Vccの立ち上がりに要する時間t2
が長い場合、これに合わせて時定数を大きく設定
する必要がある。また、電源がオン、オフの断続
をくり返した際に、コンデンサ１３の放電時間が
長くなると、セツト、リセツト信号VOUTの電位
がＬレベルまで下降しなくなるため、正常なセツ
ト、リセツト信号VOUTが発生しなくなることが
ある。さらに、このような従来回路では、一度抵
抗とコンデンサとの値を決定し時定数を設定した
後は、何等かの原因で電源電圧Vccの立ち上がり
が変化すると正常なセツト、リセツト信号VOUT
が発生しなくなることがある。
抵抗とコンデンサとによる時定数を利用している
ため、電源電圧Vccの立ち上がりに要する時間t2
が長い場合、これに合わせて時定数を大きく設定
する必要がある。また、電源がオン、オフの断続
をくり返した際に、コンデンサ１３の放電時間が
長くなると、セツト、リセツト信号VOUTの電位
がＬレベルまで下降しなくなるため、正常なセツ
ト、リセツト信号VOUTが発生しなくなることが
ある。さらに、このような従来回路では、一度抵
抗とコンデンサとの値を決定し時定数を設定した
後は、何等かの原因で電源電圧Vccの立ち上がり
が変化すると正常なセツト、リセツト信号VOUT
が発生しなくなることがある。
即ち、従来回路は、時定数回路を使用している
ので、セツト、リセツト信号VOUTが電源電圧Vcc
の立ち上がりの時間に依存しており、電源電圧
Vccの立ち上がりの時間を考慮して時定数を定め
る必要があるため、機能上において非常な不都合
となつていた。また、時定数回路を構成するコン
デンサが比較的大きな容量となるため、論理回路
とセツト、リセツト信号発生回路との集積回路化
を図る際に、非常に不都合を生じていた。
ので、セツト、リセツト信号VOUTが電源電圧Vcc
の立ち上がりの時間に依存しており、電源電圧
Vccの立ち上がりの時間を考慮して時定数を定め
る必要があるため、機能上において非常な不都合
となつていた。また、時定数回路を構成するコン
デンサが比較的大きな容量となるため、論理回路
とセツト、リセツト信号発生回路との集積回路化
を図る際に、非常に不都合を生じていた。
この発明は上記欠点に鑑みなされたものであ
り、論理回路が動作を開始するのに必要な電源電
圧Vccがほぼ一定である点に着目してなされ、簡
単な回路構成により、電源投入にともない自動的
にかつ確実に論理回路をセツトまたはリセツトで
きる信号を発生するセツト、リセツト信号発生回
路をTTL回路方式で提供するものであり、特に、
集積回路化を図るのに適したTTL回路方式のセ
ツト、リセツト信号発生回路を提供することを目
的とする。
り、論理回路が動作を開始するのに必要な電源電
圧Vccがほぼ一定である点に着目してなされ、簡
単な回路構成により、電源投入にともない自動的
にかつ確実に論理回路をセツトまたはリセツトで
きる信号を発生するセツト、リセツト信号発生回
路をTTL回路方式で提供するものであり、特に、
集積回路化を図るのに適したTTL回路方式のセ
ツト、リセツト信号発生回路を提供することを目
的とする。
以下図面に基づきこの発明を詳しく説明する。
第３図はこの発明によるセツト、リセツト信号
発生回路の前提となるセツト、リセツト信号発生
回路を示す回路図である。
発生回路の前提となるセツト、リセツト信号発生
回路を示す回路図である。
図中、第１図と同一または相当部分には同一符
号を付した。
号を付した。
このセツト、リセツト信号発生回路５は出力段
のNPNトランジスタT1のコレクタに抵抗３１を
介した電源端子１とセツト、リセツト信号の出力
端子３とを、エミツタに接地端子２を、ベースに
陽極が抵抗３３を介して電源端子１に接続された
ダイオードD1〜D3の直列体の陰極を夫々接続し
た構成となつている。また、FF回路またはカウ
ンター回路の如き論理回路７は、電源端子１と接
地端子２との間に構成され、セツト、リセツト信
号の入力端子がセツト、リセツト信号発生回路５
の出力端子３に接続されている。
のNPNトランジスタT1のコレクタに抵抗３１を
介した電源端子１とセツト、リセツト信号の出力
端子３とを、エミツタに接地端子２を、ベースに
陽極が抵抗３３を介して電源端子１に接続された
ダイオードD1〜D3の直列体の陰極を夫々接続し
た構成となつている。また、FF回路またはカウ
ンター回路の如き論理回路７は、電源端子１と接
地端子２との間に構成され、セツト、リセツト信
号の入力端子がセツト、リセツト信号発生回路５
の出力端子３に接続されている。
この回路の動作を第４図に示した電源電圧Vcc
に対するセツト、リセツト信号VOUTの電圧の特
性図を用いて説明する。
に対するセツト、リセツト信号VOUTの電圧の特
性図を用いて説明する。
先ず、電源電圧Vccの投入後において、ダイオ
ードの順方向電圧VFの３倍の電圧とトランジス
タT1のベース・エミツタ間順方向電圧VBE1との
和の電圧、即ち2.8Vまでは、トランジスタT1に
電源端子１から抵抗３３及びダイオードD1〜D3
の直列体を通してベース電流が流れないので、ト
ランジスタT1はオフ状態となり、セツト、リセ
ツト信号VOUTの出力端子３には電源電圧Vccの電
位、即ち、論理回路７をセツト又はリセツトする
ためのセツト、リセツト信号が出力される。
ードの順方向電圧VFの３倍の電圧とトランジス
タT1のベース・エミツタ間順方向電圧VBE1との
和の電圧、即ち2.8Vまでは、トランジスタT1に
電源端子１から抵抗３３及びダイオードD1〜D3
の直列体を通してベース電流が流れないので、ト
ランジスタT1はオフ状態となり、セツト、リセ
ツト信号VOUTの出力端子３には電源電圧Vccの電
位、即ち、論理回路７をセツト又はリセツトする
ためのセツト、リセツト信号が出力される。
その後、電源電圧VccがダイオードD1〜D3の
直列体の順方向電圧３・VFとトランジスタT1の
ベース・エミツタ間順方向電圧VBE1との和の電圧
以上になると、トランジスタT1はベース電流が
供給されオン状態になるため、出力端子３にはセ
ツト、リセツト信号ではないＬレベル信号VLが
出力される。
直列体の順方向電圧３・VFとトランジスタT1の
ベース・エミツタ間順方向電圧VBE1との和の電圧
以上になると、トランジスタT1はベース電流が
供給されオン状態になるため、出力端子３にはセ
ツト、リセツト信号ではないＬレベル信号VLが
出力される。
以上の様にこの回路では、電源電圧Vccがダイ
オードの順方向電圧VFの３倍とトランジスタT1
のベース・エミツタ間順方向電圧VBE1との和の電
位に達するまでは、出力端子３に電源電圧Vccの
電位、即ちセツト、リセツト信号であるＨレベル
信号VHが出力されることになる。また、この和
の電位に達すると、トランジスタT1がオン状態
になるため、出力端子３にはセツト、リセツト信
号ではないＬレベル信号VLが出力されることに
なる。従つて、このようなセツト、リセツト信号
VOUTが印加される論理回路７を、電源電圧Vccが
所定の電圧例えば約2.1V程度になると動作を開
始するように設計すると、電源電圧Vccが論理回
路７を動作させるのに十分な電圧まで立ち上が
り、論理回路７が動作を開始した時に、セツト、
リセツト信号VOUTとして十分電位の高いＨレベ
ル信号VHが論理回路に印加され、これにともな
い論理回路７が所定の状態にセツトまたはリセツ
トされることになる。その後、電源電圧Vccがダ
イオードの順方向電圧VFの３倍とトランジスタ
T1のベース・エミツタ間順方向電圧VBE1との和
の電位、即ち約2.8Vになると、セツト、リセツ
ト信号VOUTはＬレベル信号VLになり、論理回路
７をセツトまたはリセツトするための信号は遮断
される。従つて、電源電圧Vccが定常状態である
約5V程度になると、論理回路７は所定の状態に
設定されており、この状態において論理回路７が
定常の動作を開始することになる。
オードの順方向電圧VFの３倍とトランジスタT1
のベース・エミツタ間順方向電圧VBE1との和の電
位に達するまでは、出力端子３に電源電圧Vccの
電位、即ちセツト、リセツト信号であるＨレベル
信号VHが出力されることになる。また、この和
の電位に達すると、トランジスタT1がオン状態
になるため、出力端子３にはセツト、リセツト信
号ではないＬレベル信号VLが出力されることに
なる。従つて、このようなセツト、リセツト信号
VOUTが印加される論理回路７を、電源電圧Vccが
所定の電圧例えば約2.1V程度になると動作を開
始するように設計すると、電源電圧Vccが論理回
路７を動作させるのに十分な電圧まで立ち上が
り、論理回路７が動作を開始した時に、セツト、
リセツト信号VOUTとして十分電位の高いＨレベ
ル信号VHが論理回路に印加され、これにともな
い論理回路７が所定の状態にセツトまたはリセツ
トされることになる。その後、電源電圧Vccがダ
イオードの順方向電圧VFの３倍とトランジスタ
T1のベース・エミツタ間順方向電圧VBE1との和
の電位、即ち約2.8Vになると、セツト、リセツ
ト信号VOUTはＬレベル信号VLになり、論理回路
７をセツトまたはリセツトするための信号は遮断
される。従つて、電源電圧Vccが定常状態である
約5V程度になると、論理回路７は所定の状態に
設定されており、この状態において論理回路７が
定常の動作を開始することになる。
即ち、この回路は簡単な回路により構成され、
電源の立ち上がりを利用して、Ｈレベル信号によ
りセツトまたはリセツトされる論理回路に使用す
るセツト、リセツト信号発生回路である。
電源の立ち上がりを利用して、Ｈレベル信号によ
りセツトまたはリセツトされる論理回路に使用す
るセツト、リセツト信号発生回路である。
なお、この回路において、ダイオードD1〜D3
の直列体をツエナーダイオードにより構成しても
よい。
の直列体をツエナーダイオードにより構成しても
よい。
第５図は、第３図に示した回路をTTL回路方
式にしたこの発明の一実施例を示す回路図であ
る。
式にしたこの発明の一実施例を示す回路図であ
る。
図中、第３図と、同一または相当部分には同一
符号を付してある。
符号を付してある。
この実施例回路において、セツト、リセツト信
号発生回路５を構成する電源電圧Vccの検出回路
６は、NPNトランジスタT81，T82、ダイオード
D8及び抵抗８１〜８３により構成されている。
号発生回路５を構成する電源電圧Vccの検出回路
６は、NPNトランジスタT81，T82、ダイオード
D8及び抵抗８１〜８３により構成されている。
具体的には、トランジスタT81のコレクタは抵
抗８１を介して電源端子１に、エミツタは抵抗８
２を介した接地端子２とトランジスタT1のベー
スとに夫々接続され、トランジスタT82のベース
は陰極がベース側に接続されたダイオードD8と
抵抗８３との直列体を介して電源端子１に、コレ
クタはトランジスタT81のベースに、エミツタは
端子８５に夫々接続されている。
抗８１を介して電源端子１に、エミツタは抵抗８
２を介した接地端子２とトランジスタT1のベー
スとに夫々接続され、トランジスタT82のベース
は陰極がベース側に接続されたダイオードD8と
抵抗８３との直列体を介して電源端子１に、コレ
クタはトランジスタT81のベースに、エミツタは
端子８５に夫々接続されている。
この実施例回路は、第３図に示した回路とほぼ
同様に、第４図に示した特性図とほぼ同様の動作
を行なう。即ち、検出回路６において、電源電圧
Vccが論理回路７を動作させるのに十分なな電
位、例えば約2.1V程度よりやや高い電位になつ
たことを検出するために、第３図の回路ではダイ
オードD1〜D3の順方向電圧とトランジスタT1の
ベース・エミツタ間順方向電圧VBE1とを利用して
いたのを、この実施例ではトランジスタT1，T81
のベース・エミツタ間順方向電圧VBE1，VBE81、
トランジスタT82のベース・コレクタ間電圧VCB82
及びダイオードD8の順方向電圧VFを利用するよ
うにしたものである。
同様に、第４図に示した特性図とほぼ同様の動作
を行なう。即ち、検出回路６において、電源電圧
Vccが論理回路７を動作させるのに十分なな電
位、例えば約2.1V程度よりやや高い電位になつ
たことを検出するために、第３図の回路ではダイ
オードD1〜D3の順方向電圧とトランジスタT1の
ベース・エミツタ間順方向電圧VBE1とを利用して
いたのを、この実施例ではトランジスタT1，T81
のベース・エミツタ間順方向電圧VBE1，VBE81、
トランジスタT82のベース・コレクタ間電圧VCB82
及びダイオードD8の順方向電圧VFを利用するよ
うにしたものである。
従つて、この実施例回路５では、電源電圧Vcc
がトランジスタT1，T81のベース・エミツタ間順
方向電圧VBE1，VBE81とトランジスタT82のベー
ス・コレクタ間電圧VCB82とダイオードD8の順方
向電圧VFとの和の電圧、即ち約2.8Vに達するま
では、出力端子３にはベース電源電圧Vccにほぼ
等しい電圧の信号が出力されるため、論理回路７
が動作を開始するために必要な電源電圧Vccを例
えば約2.1V程度とすると、電源電圧Vccが論理回
路７を動作させるのに十分な電位まで立ち上が
り、論理回路７が動作を開始した時に、論理回路
７に十分高い電位のＨレベル信号VHがセツト、
リセツト信号VOUTとして印加され、これにとも
ない論理回路７がセツトまたはリセツトされるこ
とになる。
がトランジスタT1，T81のベース・エミツタ間順
方向電圧VBE1，VBE81とトランジスタT82のベー
ス・コレクタ間電圧VCB82とダイオードD8の順方
向電圧VFとの和の電圧、即ち約2.8Vに達するま
では、出力端子３にはベース電源電圧Vccにほぼ
等しい電圧の信号が出力されるため、論理回路７
が動作を開始するために必要な電源電圧Vccを例
えば約2.1V程度とすると、電源電圧Vccが論理回
路７を動作させるのに十分な電位まで立ち上が
り、論理回路７が動作を開始した時に、論理回路
７に十分高い電位のＨレベル信号VHがセツト、
リセツト信号VOUTとして印加され、これにとも
ない論理回路７がセツトまたはリセツトされるこ
とになる。
その後、電源電圧Vccが上記和の電圧、即ち約
2.8Vに達すると、トランジスタT1がオン状態と
なり、出力端子３にはＬレベル信号VLが出力さ
れる。
2.8Vに達すると、トランジスタT1がオン状態と
なり、出力端子３にはＬレベル信号VLが出力さ
れる。
また電源電圧Vccが所定の電位に安定した後
に、あらためて論理回路７を所定の状態にセツト
またはリセツトする時には端子８５にTTL論理
信号“Ｌ”を入力すればよく、これにより第１の
トランジスタT1がオフされ、論理回路７を所定
の状態にセツトまたはリセツト信号することがで
きる。
に、あらためて論理回路７を所定の状態にセツト
またはリセツトする時には端子８５にTTL論理
信号“Ｌ”を入力すればよく、これにより第１の
トランジスタT1がオフされ、論理回路７を所定
の状態にセツトまたはリセツト信号することがで
きる。
この様にこの実施例回路は、第３図の回路と同
様にして、Ｈレベル信号VHをセツト、リセツト
信号VOUTとして、論理回路７を電源電圧Vccの立
ち上がりを利用して自動的にかつ確実に所定の状
態にセツトまたはリセツトすることができる。
様にして、Ｈレベル信号VHをセツト、リセツト
信号VOUTとして、論理回路７を電源電圧Vccの立
ち上がりを利用して自動的にかつ確実に所定の状
態にセツトまたはリセツトすることができる。
なお、電源電圧Vccが論理回路７が動作を開始
するのに十分な電圧よりやや高い電圧に達したこ
とを検出するために、この実施例ではトランジス
タT1，T81，T82とダイオードD8との順方向電圧
を使用したが、この発明はこれに限らず、論理回
路７が動作を開始するために必要な電源電圧Vcc
に合わせて、ダイオード及びトランジスタの数を
調整すればよい。また論理回路７としては、FF
回路、カウンター回路、レジスタ回路、シフトレ
ジスタ回路などがある。
するのに十分な電圧よりやや高い電圧に達したこ
とを検出するために、この実施例ではトランジス
タT1，T81，T82とダイオードD8との順方向電圧
を使用したが、この発明はこれに限らず、論理回
路７が動作を開始するために必要な電源電圧Vcc
に合わせて、ダイオード及びトランジスタの数を
調整すればよい。また論理回路７としては、FF
回路、カウンター回路、レジスタ回路、シフトレ
ジスタ回路などがある。
以上の様に、この発明によれば、論理回路が動
作を開始するのに必要な電源電圧がほぼ一定であ
る点に着目し、電源投入時に電源電圧がダイオー
ド又はトランジスタの順方向電圧４個分、即ち、
論理回路を動作させるために必要な電圧より高い
電圧を越えるか否かにより第１のトランジスタの
オン、オフを制御して、該電圧を越えるまでの該
トランジスタのオフ状態において論理回路のセツ
ト、リセツトを行う信号を出力端子に生じさせる
ようにし、かつ回路内にTTL論理信号入力端子
を設け電源電圧が所定の電位に安定した後にあら
ためて論理回路を所定の状態にセツト、リセツト
できるように構成したから、これによりセツト、
リセツト発生回路をTTL回路方式により簡単に
実現できる効果がある。
作を開始するのに必要な電源電圧がほぼ一定であ
る点に着目し、電源投入時に電源電圧がダイオー
ド又はトランジスタの順方向電圧４個分、即ち、
論理回路を動作させるために必要な電圧より高い
電圧を越えるか否かにより第１のトランジスタの
オン、オフを制御して、該電圧を越えるまでの該
トランジスタのオフ状態において論理回路のセツ
ト、リセツトを行う信号を出力端子に生じさせる
ようにし、かつ回路内にTTL論理信号入力端子
を設け電源電圧が所定の電位に安定した後にあら
ためて論理回路を所定の状態にセツト、リセツト
できるように構成したから、これによりセツト、
リセツト発生回路をTTL回路方式により簡単に
実現できる効果がある。
第１図は、従来の時定数回路によるセツト、リ
セツト信号発生回路を示す回路図、第２図ａ，ｂ
は、第１図の従来回路における時間に対する電源
電圧及びセツト、リセツト信号の関係を示す特性
図、第３図は、この発明の前提となるセツト、リ
セツト信号発生回路を示す回路図、第４図は、第
３図の回路における電源電圧に対するセツト、リ
セツト信号の電圧を示す特性図、第５図は、この
発明によるセツト、リセツト信号発生回路の一実
施例を示す回路図である。図中、同一部分または
相当部分には同一符号を付してある。 １…電源端子、２…接地端子、３…出力端子、
５…セツト、リセツト信号発生回路、６…検出回
路、７…論理回路、T1…出力段トランジスタ、
T81…第１トランジスタ、T82…第２トランジス
タ、D8…ダイオード、３１，８２…抵抗、Vcc…
電源電位、VOUT…セツト，リセツト信号。
セツト信号発生回路を示す回路図、第２図ａ，ｂ
は、第１図の従来回路における時間に対する電源
電圧及びセツト、リセツト信号の関係を示す特性
図、第３図は、この発明の前提となるセツト、リ
セツト信号発生回路を示す回路図、第４図は、第
３図の回路における電源電圧に対するセツト、リ
セツト信号の電圧を示す特性図、第５図は、この
発明によるセツト、リセツト信号発生回路の一実
施例を示す回路図である。図中、同一部分または
相当部分には同一符号を付してある。 １…電源端子、２…接地端子、３…出力端子、
５…セツト、リセツト信号発生回路、６…検出回
路、７…論理回路、T1…出力段トランジスタ、
T81…第１トランジスタ、T82…第２トランジス
タ、D8…ダイオード、３１，８２…抵抗、Vcc…
電源電位、VOUT…セツト，リセツト信号。
Claims (1)
- 【特許請求の範囲】 １ 電源投入にともない電源電位がその定常状態
以下の所定の電位に達すると動作を開始する論理
回路の初期の出力状態を一定にするために、上記
論理回路にセツトまたはリセツト信号を印加する
セツト、リセツト信号発生回路において、 コレクタが抵抗を介して上記電源に接続される
とともに上記論理回路のセツトまたはリセツト信
号入力端子に接続された第１のトランジスタ、 この第１のトランジスタを制御して上記論理回
路をセツトまたはリセツトするTTL論理信号を
受ける端子を備えるとともに、 電源の高電位端子と低電位端子との間に、高電
位端子側からダイオードと３個のトランジスタを
順次接続して設け、この３個のトランジスタの内
の一つを上記第１のトランジスタで構成して、 上記第１のトランジスタは、電源電圧が上記３
個のトランジスタのPN接合順方向電圧と上記ダ
イオードの順方向電圧の、４個分の和の電圧に達
するまではオフ状態であつて上記電源電圧にほぼ
等しい電圧の信号を上記セツトまたはリセツト信
号入力端子に印加し、上記和の電圧に達するとオ
ン状態となつて上記セツトまたはリセツト信号入
力端子にＬレベルの信号を印加するように成し、 かつ、上記論理回路はフリツプフロツプ回路、
カウンター回路、レジスタ回路等から成るもので
あつて、その動作をさせるために必要な電源電圧
は、上記和の電圧より低いものであり、 また上記ダイオードと上記低電位端子との間に
おいて、ダイオードのカソードにトランジスタの
PN接合を介して上記TTL論理信号を受ける端子
を接続するようにして成ることを特徴とするセツ
ト、リセツト信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109795A JPS57111125A (en) | 1981-07-13 | 1981-07-13 | Set and reset signal generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56109795A JPS57111125A (en) | 1981-07-13 | 1981-07-13 | Set and reset signal generating circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP827977A Division JPS5393727A (en) | 1977-01-27 | 1977-01-27 | Set/reset signal generator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111125A JPS57111125A (en) | 1982-07-10 |
| JPH0261814B2 true JPH0261814B2 (ja) | 1990-12-21 |
Family
ID=14519408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56109795A Granted JPS57111125A (en) | 1981-07-13 | 1981-07-13 | Set and reset signal generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111125A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335914A (ja) * | 1992-12-15 | 1993-12-17 | Omron Corp | 電源リセット回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917895A (ja) * | 1972-06-09 | 1974-02-16 | ||
| JPS555370Y2 (ja) * | 1974-07-05 | 1980-02-07 |
-
1981
- 1981-07-13 JP JP56109795A patent/JPS57111125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111125A (en) | 1982-07-10 |
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