JPH01134652A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH01134652A JPH01134652A JP62292113A JP29211387A JPH01134652A JP H01134652 A JPH01134652 A JP H01134652A JP 62292113 A JP62292113 A JP 62292113A JP 29211387 A JP29211387 A JP 29211387A JP H01134652 A JPH01134652 A JP H01134652A
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- Japan
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- refresh
- timer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、共通リソースのバス切換制御技術さらには
共通ＲＡＭのリフレッシュ制御に適用して特に有効な技
術に関して１例えばリフレッシュコントローラを内蔵し
たマイクロプロセッサと周辺装置もしくは他のプロセッ
サの双方からリソースとなるＲＡＭをアクセス可能なシ
ステムを構成する場合に利用して有効な技術に関する。
共通ＲＡＭのリフレッシュ制御に適用して特に有効な技
術に関して１例えばリフレッシュコントローラを内蔵し
たマイクロプロセッサと周辺装置もしくは他のプロセッ
サの双方からリソースとなるＲＡＭをアクセス可能なシ
ステムを構成する場合に利用して有効な技術に関する。
［従来の技術］
近年、マイクロプロセッサの高機能化に伴い、［株］日
立製作所製マイクロプロセッサＨＤ６４１０１６のよう
に外部のダイナミックＲＡＭに対するリフレッシュ制御
回路を内蔵したものが提供されるようになっている。例
えば特開昭６１−１６８０６４がある。
立製作所製マイクロプロセッサＨＤ６４１０１６のよう
に外部のダイナミックＲＡＭに対するリフレッシュ制御
回路を内蔵したものが提供されるようになっている。例
えば特開昭６１−１６８０６４がある。
このようなリフレッシュ制御回路内蔵のマイクロプロセ
ッサを用いて、例えば外部のＤＭＡ （ダイレクト・メ
モリ・アクセス）コントローラによるＤＭＡ転送が可能
なシステムを構成する場合、共通リソースとなるメモリ
を安価なダイナミックＲＡＭを使用して構成することが
可能となる。
ッサを用いて、例えば外部のＤＭＡ （ダイレクト・メ
モリ・アクセス）コントローラによるＤＭＡ転送が可能
なシステムを構成する場合、共通リソースとなるメモリ
を安価なダイナミックＲＡＭを使用して構成することが
可能となる。
［発明が解決しようとする問題点コ
このようなシステムにおいては、マイクロプロセッサが
メモリをアクセスしている時にシステムバス側のＤＭＡ
コントローラ等からアクセス要求があると、システムバ
ス側のアクセスは待たされる。一方、システムバス側が
メモリをアクセスしている時にマイクロプロセッサから
アクセス要求が有った場合には、マイクロプロセッサの
アクセスが待たされ、アクセス要求がそれぞれなくなっ
た時点で他方のアクセス要求を受付けることになる。
メモリをアクセスしている時にシステムバス側のＤＭＡ
コントローラ等からアクセス要求があると、システムバ
ス側のアクセスは待たされる。一方、システムバス側が
メモリをアクセスしている時にマイクロプロセッサから
アクセス要求が有った場合には、マイクロプロセッサの
アクセスが待たされ、アクセス要求がそれぞれなくなっ
た時点で他方のアクセス要求を受付けることになる。
そのため、システムバス側がメモリをアクセスしている
時にマイクロプロセッサからリフレッシュのためのアク
セス要求があっても、システムバス側のアクセス終了ま
でリフレッシュは待たされることになる。その結果、シ
ステムバス側のアクセス時間が長ずざるとリフレッシュ
漏れを起こし。
時にマイクロプロセッサからリフレッシュのためのアク
セス要求があっても、システムバス側のアクセス終了ま
でリフレッシュは待たされることになる。その結果、シ
ステムバス側のアクセス時間が長ずざるとリフレッシュ
漏れを起こし。
メモリのデータが破壊されるおそれがあるという問題点
があった。
があった。
本発明の目的は、共通リソースとなるメモリにダイナミ
ックＲＡＭを使用し、かつダイナミックＲＡＭのリフレ
ッシュをＭＰＵ内蔵のリフレッシュ制御回路で実行する
システムにおいて、リフレッシュ漏れによるメモリのデ
ータ消滅を防止し、もってシステムの信頼性を向上させ
ることにある。
ックＲＡＭを使用し、かつダイナミックＲＡＭのリフレ
ッシュをＭＰＵ内蔵のリフレッシュ制御回路で実行する
システムにおいて、リフレッシュ漏れによるメモリのデ
ータ消滅を防止し、もってシステムの信頼性を向上させ
ることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、システムバス側からのアクセス実行開始によ
り起動されるタイマを設け、規定のリフレッシュ周期を
越えた場合に、このタイマがらバス切換え制御回路に対
し信号を送りバスの切換えを指示しシステムバス側のア
クセスを強制的に終了させるようにするものである。
り起動されるタイマを設け、規定のリフレッシュ周期を
越えた場合に、このタイマがらバス切換え制御回路に対
し信号を送りバスの切換えを指示しシステムバス側のア
クセスを強制的に終了させるようにするものである。
［作用］
上記した手段によれば、システムバス側からの共通リソ
ース・メモリに対するアクセスが、ダイナミックＲＡＭ
のリフレッシュ周期以上継続すると、タイマの出力によ
って自動的にメモリのアクセス権がマイクロプロセッサ
の側に移行されるため、内蔵リフレッシュ制御回路によ
るリソース・メモリのリフレッシュが実行され、リフレ
ッシュ漏れによるデータ消滅の防止を図るという上記目
的を達成することができる。
ース・メモリに対するアクセスが、ダイナミックＲＡＭ
のリフレッシュ周期以上継続すると、タイマの出力によ
って自動的にメモリのアクセス権がマイクロプロセッサ
の側に移行されるため、内蔵リフレッシュ制御回路によ
るリソース・メモリのリフレッシュが実行され、リフレ
ッシュ漏れによるデータ消滅の防止を図るという上記目
的を達成することができる。
以下この発明を実施例とともに詳細に説明する。
［実施例］
第１図には、本発明に係るマイクロコンピュータ・シス
テムの一実施例が、また第２図にはそのタイミングチャ
ートが示されている。
テムの一実施例が、また第２図にはそのタイミングチャ
ートが示されている。
第１図において、１はリフレッシュ制御回路ＲＦＣが内
蔵されたＭＰＵ （マイクロプロセッサ）、２はダイナ
ミックＲＡＭからなるリソース・メモリである。この実
施例では、ＭＰＵＩに接続されたＭＰＵバス３ａは、リ
ソース・メモリ２に接続されたメモリ・バス３ｂに対し
、ゲート４ａを介して接続１Ｍ反可能にされている。ま
た、同様にＤＭＡコントローラのような周辺ＬＳＩ５に
接続されたシステム・バス３ｃは、ゲート４ｂを介して
上記メモリ・バス３ｂに接続されている。
蔵されたＭＰＵ （マイクロプロセッサ）、２はダイナ
ミックＲＡＭからなるリソース・メモリである。この実
施例では、ＭＰＵＩに接続されたＭＰＵバス３ａは、リ
ソース・メモリ２に接続されたメモリ・バス３ｂに対し
、ゲート４ａを介して接続１Ｍ反可能にされている。ま
た、同様にＤＭＡコントローラのような周辺ＬＳＩ５に
接続されたシステム・バス３ｃは、ゲート４ｂを介して
上記メモリ・バス３ｂに接続されている。
上記各ゲート４ａと４ｂは、ＭＰＵＩがら出力されるア
ドレス・ストローブ信号のようなアクセス要求信号ＲＥ
ＱＩと、システム・バス３ｃを介してＤＭＡコントロー
ラもしくはバス・コントローラのような周辺ＬＳＩ５か
ら出力されるアクセス要求信号ＲＥＱ２に基づいて、バ
ス切換え制御回路６から出力される切換え制御信号５Ｅ
ＬＬ。
ドレス・ストローブ信号のようなアクセス要求信号ＲＥ
ＱＩと、システム・バス３ｃを介してＤＭＡコントロー
ラもしくはバス・コントローラのような周辺ＬＳＩ５か
ら出力されるアクセス要求信号ＲＥＱ２に基づいて、バ
ス切換え制御回路６から出力される切換え制御信号５Ｅ
ＬＬ。
５ＥＬ２によって相補的に開閉されて、メモリバス３ｂ
をＭＰＵバス３ａもしくはシステム・バス３ｃに接続さ
せる。
をＭＰＵバス３ａもしくはシステム・バス３ｃに接続さ
せる。
そして、この実施例では、システム・バス３Ｃをメモリ
バス３ｂに接続させるゲート４ｂを制御する切換え制御
信号５ＥＬ２によって起動されるタイマ７が設けられて
いる。このタイマ７は上記リソースを構成するダイナミ
ックＲＡＭのリフレッシュ周期に基づいて設定された規
定時間Ｔｒを計時すると１強制終了信号ＲＥＬを出力す
る。バス切換え制御回路６がこの強制終了信号ＲＥＬを
受けると、ゲート４ｂを閉じてゲート４ａを開かせるよ
うなバス切換え制御信号５ＥＬＬ、５ＥＬ２を出力する
。これによって、システム・バス３Ｃがメモリ・バス３
ｂから切断され、代わってＭＰＵバス３ａがメモリ・バ
ス３ｂに接続されるようになる。
バス３ｂに接続させるゲート４ｂを制御する切換え制御
信号５ＥＬ２によって起動されるタイマ７が設けられて
いる。このタイマ７は上記リソースを構成するダイナミ
ックＲＡＭのリフレッシュ周期に基づいて設定された規
定時間Ｔｒを計時すると１強制終了信号ＲＥＬを出力す
る。バス切換え制御回路６がこの強制終了信号ＲＥＬを
受けると、ゲート４ｂを閉じてゲート４ａを開かせるよ
うなバス切換え制御信号５ＥＬＬ、５ＥＬ２を出力する
。これによって、システム・バス３Ｃがメモリ・バス３
ｂから切断され、代わってＭＰＵバス３ａがメモリ・バ
ス３ｂに接続されるようになる。
次に、第２図のタイミングチャートを用いて本実施例の
システムの動作を説明する。
システムの動作を説明する。
先ず、ＭＰＵＩからのアクセス要求信号ＲＥＱ１による
ＭＰＵのアクセスを実行中（ＲＥＱ１＝“１″）に、シ
ステムバス側からのアクセス要求信号ＲＥＱ２がｉｔ
１ ＋ｙとなると、この要求は、ＭＰＵのアクセスが終
了しアクセス要求信号ＲＥＱ１が１１０１Ｆとなった時
点ｔ□でバス切換え制御回路６により受は付けられ、バ
ス切換え制御信号５ＥＬＬが非選択レベル“０″に、そ
して、５ＥＬ２が選択レベル″１”に切り換えられて、
リソースメモリ２に対するシステムバス３ｃ側からのア
クセスが可能となる。これとともにバス切換え制御信号
５ＥＬ２の“１”レベルへの変化によりタイマ７が起動
される。
ＭＰＵのアクセスを実行中（ＲＥＱ１＝“１″）に、シ
ステムバス側からのアクセス要求信号ＲＥＱ２がｉｔ
１ ＋ｙとなると、この要求は、ＭＰＵのアクセスが終
了しアクセス要求信号ＲＥＱ１が１１０１Ｆとなった時
点ｔ□でバス切換え制御回路６により受は付けられ、バ
ス切換え制御信号５ＥＬＬが非選択レベル“０″に、そ
して、５ＥＬ２が選択レベル″１”に切り換えられて、
リソースメモリ２に対するシステムバス３ｃ側からのア
クセスが可能となる。これとともにバス切換え制御信号
５ＥＬ２の“１”レベルへの変化によりタイマ７が起動
される。
そして、システムバス側のアクセス実行中に。
ＭＰＵのアクセス要求信号ＲＥＱＩが“１”となると、
この要求は、システムバス側のアクセスが終了してアク
セス要求信号ＲＥＱ２が０′″となった時点ｔ２で受は
付けられ、バス切換え制御信号５ＥＬＬが“１″に、ま
たバス切換え制御信号５ＥＬ２が“０″に切り換えられ
、ＭＰＵ側からのアクセスを実行する。バス切換え制御
信号５ＥＬ２の“０”によりタイマは計時動作を終了す
る。
この要求は、システムバス側のアクセスが終了してアク
セス要求信号ＲＥＱ２が０′″となった時点ｔ２で受は
付けられ、バス切換え制御信号５ＥＬＬが“１″に、ま
たバス切換え制御信号５ＥＬ２が“０″に切り換えられ
、ＭＰＵ側からのアクセスを実行する。バス切換え制御
信号５ＥＬ２の“０”によりタイマは計時動作を終了す
る。
このときの計時時間Ｔ工が規定時間Ｔｒ以下の場合は、
強制終了信号ＲＥＬは“０”のままである。
強制終了信号ＲＥＬは“０”のままである。
次に、ＭＰＵのアクセス実行中（ＲＥＱ１＝１１１１１
）に、システムバス側からのアクセス要求信号ＲＥＱ
２がｉｔ １ ｔｐとなると、この要求はｌＭＰＵのア
クセスが終了しアクセス要求信号ＲＥＱ１がＩｔ Ｏ１
１となった時点ｔ３で受は付けられ、バス切換え制御信
号５ＥＬＬが“０”に、またバス切換え制御信号５ＥＬ
２が“１”に切り換えられてシステムバス側からのアク
セスが可能になる。
）に、システムバス側からのアクセス要求信号ＲＥＱ
２がｉｔ １ ｔｐとなると、この要求はｌＭＰＵのア
クセスが終了しアクセス要求信号ＲＥＱ１がＩｔ Ｏ１
１となった時点ｔ３で受は付けられ、バス切換え制御信
号５ＥＬＬが“０”に、またバス切換え制御信号５ＥＬ
２が“１”に切り換えられてシステムバス側からのアク
セスが可能になる。
これとともに、バス切換え制御信号５ＥＬ２の７１１
Ｉ＋レベルへの変化によりタイマ７が起動される。そし
て、システムバス側のアクセスが長くなり、タイマの計
時時間Ｔ２が規定時間Ｔｒを越えた時点ｔ４で強制終了
信号ＲＥＬが１″に変化される。すると、バス切換え制
御回路６は、この信号を受けてバス切換え制御信号５Ｅ
ＬＬをｄｉ １１７に、またバス切換え制御信号５ＥＬ
２を“０”に強制的に切換え、ＭＵＰのアクセスを実行
後、ひき続き内蔵リフレッシュ制御回路ＲＦＣ内で発生
しているリフレッシュ要求に基づ＜ＭＰＵＩからソース
・メモリ２に対するアクセスを実行させる。
Ｉ＋レベルへの変化によりタイマ７が起動される。そし
て、システムバス側のアクセスが長くなり、タイマの計
時時間Ｔ２が規定時間Ｔｒを越えた時点ｔ４で強制終了
信号ＲＥＬが１″に変化される。すると、バス切換え制
御回路６は、この信号を受けてバス切換え制御信号５Ｅ
ＬＬをｄｉ １１７に、またバス切換え制御信号５ＥＬ
２を“０”に強制的に切換え、ＭＵＰのアクセスを実行
後、ひき続き内蔵リフレッシュ制御回路ＲＦＣ内で発生
しているリフレッシュ要求に基づ＜ＭＰＵＩからソース
・メモリ２に対するアクセスを実行させる。
第３図には、上記タイマ７およびバス切換え制御回路６
の一実施例が示されている。
の一実施例が示されている。
通常時、ＭＰＵのアクセス要求信号ＲＥＱＩとシステム
バス側のアクセス要求信号ＲＥＱ２が、ともに“０”レ
ベルの時はＯＲゲートＧ工の出力が′１”、そしてＡＮ
ＤゲートＧ２の出力が１′０１１となって、フリップフ
ロップＦＦＩが１１１ Ｉｔにセットされ、出力Ｑすな
わち切換え制御信号５ＥＬ１が“１”にされ、ＭＰＵ側
にメモリのアクセス権が与えられるようになっている。
バス側のアクセス要求信号ＲＥＱ２が、ともに“０”レ
ベルの時はＯＲゲートＧ工の出力が′１”、そしてＡＮ
ＤゲートＧ２の出力が１′０１１となって、フリップフ
ロップＦＦＩが１１１ Ｉｔにセットされ、出力Ｑすな
わち切換え制御信号５ＥＬ１が“１”にされ、ＭＰＵ側
にメモリのアクセス権が与えられるようになっている。
この状態でシステムバス側からのアクセス要求信号ＲＥ
Ｑ２が“１″になると、ゲートＧ２の出力が“０”、ゲ
ートＧ、の出力が“１″となってフリップフロップＦＦ
Ｉがリセットされて、出力Ｑすなわち５ＥＬ２が“１”
となり、メモリバス３ｂがシステムバス３ｃ側に切り換
えられ、システムバス側からのメモリのアクセスが可能
となる。
Ｑ２が“１″になると、ゲートＧ２の出力が“０”、ゲ
ートＧ、の出力が“１″となってフリップフロップＦＦ
Ｉがリセットされて、出力Ｑすなわち５ＥＬ２が“１”
となり、メモリバス３ｂがシステムバス３ｃ側に切り換
えられ、システムバス側からのメモリのアクセスが可能
となる。
このとき、フリップフロップＦＦＩの出力Ｑによりタイ
マ７のリセットが解除され、計時動作を開始し、規定時
間Ｔｒを計時すると、出力Ｑｎが“１″となってこれが
強制終了信号ＲＥＬとしてシステムバス側のＤＭＡコン
トローラや他のプロセッサに供給されるとともに、フリ
ップフロップＦＦ２がセットされて、出力Ｑが“１”と
なる。
マ７のリセットが解除され、計時動作を開始し、規定時
間Ｔｒを計時すると、出力Ｑｎが“１″となってこれが
強制終了信号ＲＥＬとしてシステムバス側のＤＭＡコン
トローラや他のプロセッサに供給されるとともに、フリ
ップフロップＦＦ２がセットされて、出力Ｑが“１”と
なる。
これによって、ＲＥＱ２のレベルにかかわらずゲートＧ
１の出力がｔｒ １ ｎ、ゲートＧ２の出力が１１０
ＩＩとなってフリップフロップＦＦＩがセットされる。
１の出力がｔｒ １ ｎ、ゲートＧ２の出力が１１０
ＩＩとなってフリップフロップＦＦＩがセットされる。
その結果、切り換え信号５ＥＬＬが“１″、５ＥＬ２が
“０″になって、メモリバス３ｂがＭＰＵバス３ａ側に
切り換えられて、ＭＰＵによるリフレッシュのためアク
セスが可能となる。この強制切換えはリセット信号ＲＥ
ＳＥＴが′″１”となるまで継続し、リセットされた時
点でＲＥＱｌが“０”、ＲＥＱ２が“１”ならば、フリ
ップフロップＦＦＩがリセットされ、バスはシステムバ
ス側に切り換わる。
“０″になって、メモリバス３ｂがＭＰＵバス３ａ側に
切り換えられて、ＭＰＵによるリフレッシュのためアク
セスが可能となる。この強制切換えはリセット信号ＲＥ
ＳＥＴが′″１”となるまで継続し、リセットされた時
点でＲＥＱｌが“０”、ＲＥＱ２が“１”ならば、フリ
ップフロップＦＦＩがリセットされ、バスはシステムバ
ス側に切り換わる。
このリセット信号の発生要因としては、リフレッシュの
完了やシステムリセット等が上げられる。
完了やシステムリセット等が上げられる。
一方、システムバス側のアクセス実行開始後。
タイマ７による計時時間が規定時間Ｔｒに達する前にア
クセス要求信号ＲＥＱ２が′Ｏ″になると、フリップフ
ロップＦＦＩがセットされて、５ＥＬ１が“１”となり
メモリバス３ｂはＭＰＵバス３ａに接続される。ただし
、システムバス側のアクセス実行中（ＲＥＱ２＝“１″
）は、ＭＰＵ側からのアクセス要求信号ＲＥＱＩが“１
”になってもＡＮＤゲートＧ２の出力が“０”に固定さ
れるため、フリップフロップＦＦＩはセット状態にされ
ず、システムバス側からのアクセス要求信号ＲＥＱ２が
０′″に変化された時点でフリップフロップＦＦＩがセ
ットされ、バスがＭＰＵ側に切り換えられるようになっ
ている。
クセス要求信号ＲＥＱ２が′Ｏ″になると、フリップフ
ロップＦＦＩがセットされて、５ＥＬ１が“１”となり
メモリバス３ｂはＭＰＵバス３ａに接続される。ただし
、システムバス側のアクセス実行中（ＲＥＱ２＝“１″
）は、ＭＰＵ側からのアクセス要求信号ＲＥＱＩが“１
”になってもＡＮＤゲートＧ２の出力が“０”に固定さ
れるため、フリップフロップＦＦＩはセット状態にされ
ず、システムバス側からのアクセス要求信号ＲＥＱ２が
０′″に変化された時点でフリップフロップＦＦＩがセ
ットされ、バスがＭＰＵ側に切り換えられるようになっ
ている。
本実施例では、計測する時間をシステムバス側のアクセ
ス期間としたが、ＭＰＵのアクセス要求信号ＲＥＱＩが
′１″となった時点でタイマを起動させ、ＭＰＵのアク
セスが受付けられパス切換え制御信号５ＥＬＬが“１”
となるまでの期間を計測して、それが規定時間Ｔｒを越
えたときにバスを切り換えるようにすることもできる。
ス期間としたが、ＭＰＵのアクセス要求信号ＲＥＱＩが
′１″となった時点でタイマを起動させ、ＭＰＵのアク
セスが受付けられパス切換え制御信号５ＥＬＬが“１”
となるまでの期間を計測して、それが規定時間Ｔｒを越
えたときにバスを切り換えるようにすることもできる。
以上説明したように上記実施例は、システムバス側から
のアクセス実行開始により起動されるタイマを設け、規
定のリフレッシュ周期を越えた場合に、このタイマから
バス切換え制御回路に対し信号を送りバスの切換えを指
示しシステムバス側のアクセスを強制的に終了させるよ
うにしたので。
のアクセス実行開始により起動されるタイマを設け、規
定のリフレッシュ周期を越えた場合に、このタイマから
バス切換え制御回路に対し信号を送りバスの切換えを指
示しシステムバス側のアクセスを強制的に終了させるよ
うにしたので。
システムバス側からの共通リソース・メモリに対するア
クセスが、ダイナミックＲＡＭのリフレッシュ周期以上
継続すると、タイマの出力によって自動的にメモリのア
クセス権がマイクロプロセッサの側に移行されるため、
内置リフレッシュ制御回路によるリソース・メモリのリ
フレッシュが実行され、リフレッシュ漏れによるデータ
消滅を防止することができるという効果がある。
クセスが、ダイナミックＲＡＭのリフレッシュ周期以上
継続すると、タイマの出力によって自動的にメモリのア
クセス権がマイクロプロセッサの側に移行されるため、
内置リフレッシュ制御回路によるリソース・メモリのリ
フレッシュが実行され、リフレッシュ漏れによるデータ
消滅を防止することができるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではＭ
ＰＵと周辺コントローラＬＳＩが一つのリソース・メモ
リをアクセスする場合について説明したが、２つのマイ
クロプロセッサが共通のリソース・メモリをアクセスす
る場合にも適用することができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではＭ
ＰＵと周辺コントローラＬＳＩが一つのリソース・メモ
リをアクセスする場合について説明したが、２つのマイ
クロプロセッサが共通のリソース・メモリをアクセスす
る場合にも適用することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である共通リソースである
ダイナミックＲＡＭのリフレッシュ制御に適用した場合
について説明したが、この発明はそれに限定されず、周
辺装置その他メモリ以外の共通リソースに対し、双方向
からあるサービスを供給するシステムを構成する場合に
利用することができる。
をその背景となった利用分野である共通リソースである
ダイナミックＲＡＭのリフレッシュ制御に適用した場合
について説明したが、この発明はそれに限定されず、周
辺装置その他メモリ以外の共通リソースに対し、双方向
からあるサービスを供給するシステムを構成する場合に
利用することができる。
［発明の効果］
本腰において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、共通リソースとなるメモリにダイナミックＲ
ＡＭを使用し、かつダイナミックＲＡＭのリフレッシュ
をＭＰＵ内蔵のリフレッシュ制御回路で実行するシステ
ムにおいて、リフレッシュ漏れによるメモリのデータ消
滅を防止し、もってシステムの信頼性を向上させること
ができる。
ＡＭを使用し、かつダイナミックＲＡＭのリフレッシュ
をＭＰＵ内蔵のリフレッシュ制御回路で実行するシステ
ムにおいて、リフレッシュ漏れによるメモリのデータ消
滅を防止し、もってシステムの信頼性を向上させること
ができる。
第１図は本発明をマイクロコンピュータ・システムに適
用した場合の一実施例を示すブロック図、第２図はその
タイミングチャート、 第３図はバス切換え制御回路の一実施例を示す回路構成
図である。 １・・・・ＭＰＵ （マイクロプロセッサ）、２・・・
・リソース、３ａ・・・・ＭＰＵバス、３ｂ・・・・メ
モリ・バス、３ｃ・・・・システム・バス、４ａ、４ｂ
・・・・バス切換え手段（ゲート）、５・・・・周辺Ｌ
ＳＩ（ＤＭＡコントローラ）、６・・・・バス切換え制
御回路、７・・・・タイマ。 第１図 ′７
用した場合の一実施例を示すブロック図、第２図はその
タイミングチャート、 第３図はバス切換え制御回路の一実施例を示す回路構成
図である。 １・・・・ＭＰＵ （マイクロプロセッサ）、２・・・
・リソース、３ａ・・・・ＭＰＵバス、３ｂ・・・・メ
モリ・バス、３ｃ・・・・システム・バス、４ａ、４ｂ
・・・・バス切換え手段（ゲート）、５・・・・周辺Ｌ
ＳＩ（ＤＭＡコントローラ）、６・・・・バス切換え制
御回路、７・・・・タイマ。 第１図 ′７
Claims (1)
- 【特許請求の範囲】 １、バス切換え手段を介して第１のバスと第２のバスの
双方向からアクセス可能にされたリソースを有するデー
タ処理システムにおいて、一方のバスからのアクセス実
行期間を計時するタイマを設け、該タイマによる計時時
間が予め規定した時間を越えた場合に、上記リソースを
他方のバスに切り換えるように構成されてなることを特
徴とするデータ処理システム。 ２、リフレッシュ制御回路を内蔵し、第１のバスに接続
されたマイクロプロセッサと、バス切換え手段を介して
第１のバスと第２のバスに接続可能にされたリソースと
、上記バス切換え手段への制御信号を形成するバス切換
え制御回路とを備えたデータ処理システムであって、上
記第２のバスの側からのリソースのアクセス実行期間を
計時するタイマを設け、そのアクセス実行期間が上記リ
ソースを構成するダイナミック型メモリのリフレッシュ
周期を越えた場合に、バス切換え手段により上記リソー
スを第２のバスから切り離して第１のバスに接続させる
ように構成されてなることを特徴とする特許請求の範囲
第１項記載のデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292113A JPH01134652A (ja) | 1987-11-20 | 1987-11-20 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292113A JPH01134652A (ja) | 1987-11-20 | 1987-11-20 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134652A true JPH01134652A (ja) | 1989-05-26 |
Family
ID=17777715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292113A Pending JPH01134652A (ja) | 1987-11-20 | 1987-11-20 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134652A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195719B1 (en) | 1990-06-04 | 2001-02-27 | Hitachi, Ltd. | Bus system for use with information processing apparatus |
| JP2009301568A (ja) * | 2009-08-11 | 2009-12-24 | Hitachi Ltd | 情報処理装置 |
| JP2010134950A (ja) * | 2010-01-18 | 2010-06-17 | Hitachi Ltd | データ処理装置およびデータ処理方法 |
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1987
- 1987-11-20 JP JP62292113A patent/JPH01134652A/ja active Pending
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