JPH03282667A - コンピュータ装置 - Google Patents
コンピュータ装置Info
- Publication number
- JPH03282667A JPH03282667A JP2082767A JP8276790A JPH03282667A JP H03282667 A JPH03282667 A JP H03282667A JP 2082767 A JP2082767 A JP 2082767A JP 8276790 A JP8276790 A JP 8276790A JP H03282667 A JPH03282667 A JP H03282667A
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- JP
- Japan
- Prior art keywords
- data
- cpu
- memory
- instruction
- bus
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 46
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理装置（以後ＣＰＵと記す）とメモリと
その他周辺装置を有するコンピュータ装置に関し、特に
中央処理装置の命令実行中に周辺装置から独自にＣＰＵ
のデータ・メモリにアクセス可能なコンピュータ装置に
関する。
その他周辺装置を有するコンピュータ装置に関し、特に
中央処理装置の命令実行中に周辺装置から独自にＣＰＵ
のデータ・メモリにアクセス可能なコンピュータ装置に
関する。
従来のＣＰＵ、メモリ、周辺装置一体型のコンピュータ
装置では図２で示す様に１つのデータ・バスヲＣＰＵ
２１ 、データ・メモリ２２１周辺装置２３で共用する
。データ・バス２４はＣＰＵ２１からデータ・メモリ２
２をアクセスする場合、ＣＰＵ２１が周辺装置２３をア
クセスする場合、周辺装置２３がデータ・メモリ２２を
アクセスする場合に使用される。ＣＰＵ２１がデータ・
メモリ２２をアクセスする場合とＣＰＵ２１が周辺装置
２３をアクセスする場合はＣＰＵ２１の命令に対応する
。しかし、周辺装置２３がデータ・メモリ２２をアクセ
スする場合はＣＰＵ２１の命令に対応する場合と周辺装
置２３がその動作上ＣＰＵ２１の命令とは関係せず独自
にデータ・メモリ２２のデータを必要とする場合がある
。後者をダイレクト・メモリ・アクセス動作と呼ぶ（以
後ＤＭＡ動作と記す）。
装置では図２で示す様に１つのデータ・バスヲＣＰＵ
２１ 、データ・メモリ２２１周辺装置２３で共用する
。データ・バス２４はＣＰＵ２１からデータ・メモリ２
２をアクセスする場合、ＣＰＵ２１が周辺装置２３をア
クセスする場合、周辺装置２３がデータ・メモリ２２を
アクセスする場合に使用される。ＣＰＵ２１がデータ・
メモリ２２をアクセスする場合とＣＰＵ２１が周辺装置
２３をアクセスする場合はＣＰＵ２１の命令に対応する
。しかし、周辺装置２３がデータ・メモリ２２をアクセ
スする場合はＣＰＵ２１の命令に対応する場合と周辺装
置２３がその動作上ＣＰＵ２１の命令とは関係せず独自
にデータ・メモリ２２のデータを必要とする場合がある
。後者をダイレクト・メモリ・アクセス動作と呼ぶ（以
後ＤＭＡ動作と記す）。
ＤＭＡ動作はＣＰＵ２１の１つの命令でデータ・メモリ
２２から周辺装置２３へ転送されるブタ量より大量のデ
ータを短時間でデータ・メモリ２２から周辺装置２３に
転送を必要とされる場合に使用される。
２２から周辺装置２３へ転送されるブタ量より大量のデ
ータを短時間でデータ・メモリ２２から周辺装置２３に
転送を必要とされる場合に使用される。
それは、通常、ＣＰＵ２１を８ビツトＣＰＵとすると１
命令でデータ・メモリ２２から周辺装置２３に転送でき
るデータ量は８ビット程度である。
命令でデータ・メモリ２２から周辺装置２３に転送でき
るデータ量は８ビット程度である。
周辺装置２３が例えばＣＰＵ２１の命令実行時間中に３
２ビツト必要の場合はＣＰＵ２１のデータ・メモリ・ア
クセス動作を介さず直接データ・メモリ２２を周辺装置
２３がアクセスした方が周辺装置２３の独自のタイミン
グでＣＰＵ２１の１命令中に４度アクセスすれば良いか
らである。
２ビツト必要の場合はＣＰＵ２１のデータ・メモリ・ア
クセス動作を介さず直接データ・メモリ２２を周辺装置
２３がアクセスした方が周辺装置２３の独自のタイミン
グでＣＰＵ２１の１命令中に４度アクセスすれば良いか
らである。
ＤＭＡ動作を行う場合、ＣＰＵ２１て制御されるデータ
と周辺装置２３て制御されるデータがデータ・バス２４
上で干渉しあわないようにＣＰＵ２１の動作を停止しデ
ータ・バス２４は周辺装置２３に開放される。周辺装置
２３はＣＰＵ２１にＤＭＡ動作の要求２５をたし、ＣＰ
Ｕ２１はＤＭＡ動作が実行できる状態にしデータ・バス
２４を開放しＤＭＡ許可信号２６を周辺装置２３に送り
ＤＭＡ動作解除信号２７が周辺装置２３から発行される
まで動作を停止する。
と周辺装置２３て制御されるデータがデータ・バス２４
上で干渉しあわないようにＣＰＵ２１の動作を停止しデ
ータ・バス２４は周辺装置２３に開放される。周辺装置
２３はＣＰＵ２１にＤＭＡ動作の要求２５をたし、ＣＰ
Ｕ２１はＤＭＡ動作が実行できる状態にしデータ・バス
２４を開放しＤＭＡ許可信号２６を周辺装置２３に送り
ＤＭＡ動作解除信号２７が周辺装置２３から発行される
まで動作を停止する。
このようにＤＭＡ動作は図２のデータ・バス２４を周辺
装置２３のデータ転送で使用するため、その間ＣＰＵ動
作を停止させなげればならず見かげ上のＣＰＵ処理速度
が低下する。図３にその様子を示す。
装置２３のデータ転送で使用するため、その間ＣＰＵ動
作を停止させなげればならず見かげ上のＣＰＵ処理速度
が低下する。図３にその様子を示す。
図３のＡはＤＭＡ動作の無い場合のＣＰＵの動作タイミ
ングである。図３のＢはＤＭＡ動作がＣＰＵの１命令お
きに実行された場合である。例えばＣＰＵの命令実行時
間が２μ秒でＤＭＡ動作にかかる時間がやはり２μ秒で
あるとすると図３のＡではＣＰＵの命令実行時間は２μ
秒であるが図３のＢではＣＰＵの命令実行時間は見かけ
上４μ秒になってしまう。
ングである。図３のＢはＤＭＡ動作がＣＰＵの１命令お
きに実行された場合である。例えばＣＰＵの命令実行時
間が２μ秒でＤＭＡ動作にかかる時間がやはり２μ秒で
あるとすると図３のＡではＣＰＵの命令実行時間は２μ
秒であるが図３のＢではＣＰＵの命令実行時間は見かけ
上４μ秒になってしまう。
また、前記の例ではＤＭＡ動作時間がＣＰＵの１命令実
行時間と同じてあったが周辺装置の処理内容によっては
さらに時間がかかる場合も考えられる。つまり、ＣＰＵ
のデータ処理で使用されるデータ・バスと周辺装置で使
用されるデータ・バスが同一であるため、そのデータ・
バスのビット幅の数倍のデータを周辺装置に転送すると
するとＤＭＡ動作期間が増加するためである。
行時間と同じてあったが周辺装置の処理内容によっては
さらに時間がかかる場合も考えられる。つまり、ＣＰＵ
のデータ処理で使用されるデータ・バスと周辺装置で使
用されるデータ・バスが同一であるため、そのデータ・
バスのビット幅の数倍のデータを周辺装置に転送すると
するとＤＭＡ動作期間が増加するためである。
さらに、周辺装置の処理内容がＣＰＵ動作と非同期の場
合、周辺装置からのＤＭＡ動作要求が発行されてもＣＰ
Ｕの動作状況によっては、すぐにはＣＰＵからＤＭＡ動
作許可信号が送られず周辺装置の動作がその間停止して
しまう。
合、周辺装置からのＤＭＡ動作要求が発行されてもＣＰ
Ｕの動作状況によっては、すぐにはＣＰＵからＤＭＡ動
作許可信号が送られず周辺装置の動作がその間停止して
しまう。
−
ＤＭＡ動作を使用するとＣＰＵの処理速度および周辺装
置の処理速度ともに遅くなるという場合が発生する。
置の処理速度ともに遅くなるという場合が発生する。
本コンピュータ装置外部の装置が本コンピュタ装置に要
求する実行処理スピードが速くなればなれほど不利にな
る。また、このような構成で実行処理スピードを上げよ
うとすればＣＰＵ自体の処理シピードを上げなくてはな
らない。もし、ＣＰＬＩが集積回路の場合、内部のトラ
ンジスタの大きさを大きくせねばならす集積回路の拡大
化をまねき、さらに、大電力消費化招く。
求する実行処理スピードが速くなればなれほど不利にな
る。また、このような構成で実行処理スピードを上げよ
うとすればＣＰＵ自体の処理シピードを上げなくてはな
らない。もし、ＣＰＬＩが集積回路の場合、内部のトラ
ンジスタの大きさを大きくせねばならす集積回路の拡大
化をまねき、さらに、大電力消費化招く。
本発明のコンピュータ装置は中央処理装置と命令メモリ
とデータ・メモリと周辺回路を有し該中央処理装置に該
命令メモリに接続されている命令バスと第一のデータ・
バスが接続され、該データ・メモリは第一のデータ、バ
スおよび第二のデータ・バスが接続され、第二のデータ
・バスは該周辺回路に接続され、該周辺回路と該データ
・メモリ間のデータ転送は該中央処理装置の命令サイク
づ ル中で該データ・メモリを該中央処理装置がアクセスし
ていない期間に第二のデータ・バスを介して行う事を特
徴としている。
とデータ・メモリと周辺回路を有し該中央処理装置に該
命令メモリに接続されている命令バスと第一のデータ・
バスが接続され、該データ・メモリは第一のデータ、バ
スおよび第二のデータ・バスが接続され、第二のデータ
・バスは該周辺回路に接続され、該周辺回路と該データ
・メモリ間のデータ転送は該中央処理装置の命令サイク
づ ル中で該データ・メモリを該中央処理装置がアクセスし
ていない期間に第二のデータ・バスを介して行う事を特
徴としている。
前記の該中央処理装置の命令サイクル中の該データ・メ
モリを該中央処理装置がアクセスしていない期間は該命
令サイクル中に専用に設けた期間である。
モリを該中央処理装置がアクセスしていない期間は該命
令サイクル中に専用に設けた期間である。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。ＣＰＵＩは命令メモ
リ７より命令バス８を介して命令を受取り命令に応じて
データ・バス４を介してデータ・メモリ２又は周辺装置
３をアクセスする。周辺装置３とデータ・メモリ２の間
のデータ転送は専用のデータ・バス５を介して行う。デ
ータ・メモリ２はデータ・バス４用の入出力装置と専用
データ・バス５用の入出力装置を備えている。さらに専
用データ・バス５とデータ・バス４のバス上のデータ・
ビット幅が異なり専用データ・バス５のデータ・ビット
幅の方が大きい。
リ７より命令バス８を介して命令を受取り命令に応じて
データ・バス４を介してデータ・メモリ２又は周辺装置
３をアクセスする。周辺装置３とデータ・メモリ２の間
のデータ転送は専用のデータ・バス５を介して行う。デ
ータ・メモリ２はデータ・バス４用の入出力装置と専用
データ・バス５用の入出力装置を備えている。さらに専
用データ・バス５とデータ・バス４のバス上のデータ・
ビット幅が異なり専用データ・バス５のデータ・ビット
幅の方が大きい。
図５にＣＰＵ１の１命令中の動作状況を示す。
ＣＰＵＩの１命令４つのタイミングに分かれておりそれ
ぞれの１タイミングで１度しかデータ・メモリ２をアク
セスできない。タイミング５１中はＣＰＵＩはデータ・
メモリ２はアクセスせず、タイミング５２，５３．５４
でＣＰＵ１はデータ・メモリ２をアクセスする。
ぞれの１タイミングで１度しかデータ・メモリ２をアク
セスできない。タイミング５１中はＣＰＵＩはデータ・
メモリ２はアクセスせず、タイミング５２，５３．５４
でＣＰＵ１はデータ・メモリ２をアクセスする。
例えば、データ・バス４を８ビツトとし、専用データ・
バス５を３２ビツトとし、ＣＰＵ１の１命令ザイクルを
２μ秒とする。いま、ＣＰＵ １が動作中、周辺装置３
がＣＰＵ１と非同期に動作している。周辺装置３はその
動作内容上２μ秒毎に３２ビツトのデータを必要である
とする。周辺装置３はＣＰＵ１命令ザイクル中のタイミ
ング５２の期間にデータ・メモリ２を専用データ・バス
５を介してアクセスする。専用データ・バス５はデータ
・バス４と異なりビット幅３２ビツトであるため、１回
てデータ・メモリ２より３２ビツトのデータが転送でき
、タイミング５１はＣＰＵＩが動作している間は常時周
辺装置３とデータ・メモリ２間のデータ転送の為に確保
されているため、１度データ・メモリ２にアクセスする
たけである。
バス５を３２ビツトとし、ＣＰＵ１の１命令ザイクルを
２μ秒とする。いま、ＣＰＵ １が動作中、周辺装置３
がＣＰＵ１と非同期に動作している。周辺装置３はその
動作内容上２μ秒毎に３２ビツトのデータを必要である
とする。周辺装置３はＣＰＵ１命令ザイクル中のタイミ
ング５２の期間にデータ・メモリ２を専用データ・バス
５を介してアクセスする。専用データ・バス５はデータ
・バス４と異なりビット幅３２ビツトであるため、１回
てデータ・メモリ２より３２ビツトのデータが転送でき
、タイミング５１はＣＰＵＩが動作している間は常時周
辺装置３とデータ・メモリ２間のデータ転送の為に確保
されているため、１度データ・メモリ２にアクセスする
たけである。
また、周辺装置３がわざわざデータ・メモリ２からデー
タ転送するときにＣＰＵ１に許可を受ける必要もない。
タ転送するときにＣＰＵ１に許可を受ける必要もない。
第４図は本発明の他の実施例である。前記実施例と異な
るところはデータ・メモリ４２には２つのデータの入出
力装置しかなく、専用データ・バス４５とデータ・バス
４４のどちらかをデータ・メモリ４２の入出力装置に接
続するかを切り替えるバス切り替え装置４８があること
である。ブタ・メモリ４２０入出力装置のデータのビッ
ト幅は専用データ・バスのビット幅と同一である。バス
・切り替え装置４８は切り替え制御信号４９によって制
御され、切り替え制御信号４９がハイ・レベルになると
データ・メモリ４２のデータ入出力装置に専用データ・
バス４５に接続され、ロー・レベルになるとデータ・バ
ス４４に接続される。
るところはデータ・メモリ４２には２つのデータの入出
力装置しかなく、専用データ・バス４５とデータ・バス
４４のどちらかをデータ・メモリ４２の入出力装置に接
続するかを切り替えるバス切り替え装置４８があること
である。ブタ・メモリ４２０入出力装置のデータのビッ
ト幅は専用データ・バスのビット幅と同一である。バス
・切り替え装置４８は切り替え制御信号４９によって制
御され、切り替え制御信号４９がハイ・レベルになると
データ・メモリ４２のデータ入出力装置に専用データ・
バス４５に接続され、ロー・レベルになるとデータ・バ
ス４４に接続される。
図５のＣにその切り替え制御信号４８のタイミングをし
めす。
めす。
９
切り替え制御信号４９はタイミング５１でノ＼イ・レベ
ルになりタイミング５２，５３．５４でロー・レベルに
なるためその他の動作としては前記実施例と同一になる
。
ルになりタイミング５２，５３．５４でロー・レベルに
なるためその他の動作としては前記実施例と同一になる
。
このようにデータ・メモリと周辺装置のデータ転送をＣ
ＰＵの１命令中のＣＰＵがデータ・メモリをアクセスし
ない期間にデータ・バスでなく専用データ・バスを介し
て行うことにより、ＣＰＵの実行速度は低下することな
く、また、周辺装置も処理速度を低下させずに大量デー
タを周辺装置にデータ・メモリから転送可能となりＣＰ
Ｕの拡大化、大電力消費を防ぐことができる。
ＰＵの１命令中のＣＰＵがデータ・メモリをアクセスし
ない期間にデータ・バスでなく専用データ・バスを介し
て行うことにより、ＣＰＵの実行速度は低下することな
く、また、周辺装置も処理速度を低下させずに大量デー
タを周辺装置にデータ・メモリから転送可能となりＣＰ
Ｕの拡大化、大電力消費を防ぐことができる。
第１図は本発明の一実施例のブロック図、第２図は従来
技術のブロック図、第３図は従来技術のタイミング説明
、第４図は本発明の他の実施例のブロック図、第５図は
第１図の実施例と第４図の実施例のタイミング説明であ
る。 ０ ２８・ ・命令バス、 ・・命令メモリ、 ４６・ ・・命令バス、 ７ ・・命令メモリ。
技術のブロック図、第３図は従来技術のタイミング説明
、第４図は本発明の他の実施例のブロック図、第５図は
第１図の実施例と第４図の実施例のタイミング説明であ
る。 ０ ２８・ ・命令バス、 ・・命令メモリ、 ４６・ ・・命令バス、 ７ ・・命令メモリ。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と命令メモリとデータ・メモリと周辺
回路を有するコンピュータ装置に於いて、該中央処理装
置に該命令メモリに接続されている命令バスと第一のデ
ータ・バスが接続され、該データ・メモリは第一のデー
タ・バスおよび第二のデータ・バスが接続され、第二の
データ・バスは該周辺回路に接続され、該周辺回路と該
データ・メモリの間のデータ転送は該中央処理装置の命
令サイクル中で該データ・メモリを該中央処理装置がア
クセスしていない期間に第二のデータ・バスを介して行
う事を特徴とするコンピュータ装置。 ２、前記第１項の該中央処理装置の命令サイクル中の該
データ・メモリを該中央処理装置がアクススしていない
期間とは命令サイクル中に専用に設けられた期間である
事を特徴とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082767A JPH03282667A (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082767A JPH03282667A (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282667A true JPH03282667A (ja) | 1991-12-12 |
Family
ID=13783589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082767A Pending JPH03282667A (ja) | 1990-03-29 | 1990-03-29 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343461B1 (ko) * | 1999-12-06 | 2002-07-11 | 박종섭 | 저전력 버스장치 |
| WO2004073252A1 (ja) * | 2003-02-14 | 2004-08-26 | Sony Corporation | 認証処理装置及びセキュリティ処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884333A (ja) * | 1981-11-13 | 1983-05-20 | Ricoh Co Ltd | メモリ制御方式 |
| JPS62231367A (ja) * | 1986-04-01 | 1987-10-09 | Meidensha Electric Mfg Co Ltd | Ｄｍａデ−タ転送方式 |
-
1990
- 1990-03-29 JP JP2082767A patent/JPH03282667A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884333A (ja) * | 1981-11-13 | 1983-05-20 | Ricoh Co Ltd | メモリ制御方式 |
| JPS62231367A (ja) * | 1986-04-01 | 1987-10-09 | Meidensha Electric Mfg Co Ltd | Ｄｍａデ−タ転送方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343461B1 (ko) * | 1999-12-06 | 2002-07-11 | 박종섭 | 저전력 버스장치 |
| WO2004073252A1 (ja) * | 2003-02-14 | 2004-08-26 | Sony Corporation | 認証処理装置及びセキュリティ処理方法 |
| US7739506B2 (en) | 2003-02-14 | 2010-06-15 | Sony Corporation | Authentication processing device and security processing method |
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