JPH01134756A - Ｃｄ再生用集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＣＤ（コンパクトディスク）再生用集積回路
に関し、特に、ディスクから読み出されたサブフードＱ
の処理に関するものである。

（ロ）従来の技術 ＣＤに於いては、２４個の情報シンボル（８ビット）と
８個のパリティシンボル（８ビット）の合計３２個のシ
ンボルに８ビットのサブコードが付され、これらがＥＦ
Ｍ（８−１４）変調されて２４ビットのフレーム同期信
号と共に５８８チヤンネルビットの１フレームとしてデ
ィスクに記録されている。サブコードは、Ｐ、Ｑ、Ｒ。

Ｓ、Ｔ、Ｕ、Ｖ、Ｗのチャンネルが割り当てられており
、曲の頭出しや予め設定された順序に従って再生するプ
ログラム機能のためにＰ及びＱのチャンネルが使用され
る。これらサブコードの各チャンネルは、９８フレーム
、即ち、９８ビットで構成されており、特に、サブコー
ドＱのフォーマットは、サブコードの同期信号Ｓ、　、
　Ｓ、の２ビットと、４ビットのコントロールデータと
、４ビットのアドレスデータと、７２ビットのデータと
、１６ビットのＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａ
ｎｃｙ　Ｃｏｄｅ　）とから構成きれている。

第２図は、そのサブコードＱのデータフォーマットを示
すものである。第２図に示される如く、サブフードＱは
、コントロールデータ、アドレスデータの他に、８ビッ
トのＢＣＤコードで表きれるＡ−１の領域に、トラック
ナンバー、インデックス、曲中の時間（秒）（分）、曲
中のフレーム、累積時間（秒）（分）、累積フレーム数
が割り当てられている。通常、このサブコードＱは、再
生中の曲番や演奏時間の表示等に使用されるが、曲の頭
出しやプログラム機能のために、ＣＤの内周に設けられ
たリードインエリアに記録されたサブコードＱは、その
ＣＤに収録きれている曲のデータ及びＣＤの外周に設け
られたリードアウトエリアのデータが割り当てられてい
る。即ち、リードインエリアのサブコードＱの場合には
第３図に示される如く領域Ａは「ＯＯ」であり、領域Ｂ
には収録きれた曲のトラックナンバー、領域Ｇ及びＨに
はそのトラックナンバーの曲のスタート時間、領域Ｉに
は、そのトラックのスタートから曲が始まるまでのフレ
ーム数が割り当てられている。更に、領域Ｂには「ＡＯ
ヨ、「Ａ１、、’Ａ２．というインデックスがあり、「
ＡＯ」に於いては領域Ｇに初めの曲のトラックナンバー
、’Ａｌ　、に於ける領域Ｇには最終曲のトラックナン
バーが記録され、「Ａ２」に於ける領域Ｇ及びＨにはリ
ードアウトエリアのスタート時間と領域Ｉにはリードア
ウトエリアのスタートまでのフレーム数が記録されてい
る。また、ＣＤの場合、収録できる曲数は最大９９、即
ちｎ＝９９であるため、リードインエリアのサブコード
Ｑは最大１０２種類となる。このようなサブコードＱを
取り出すための回路は、通常ＣＤ再生用集積回路に内蔵
される。従来のＣＤ再生用集積回路のサブコード出・力
回路は、ディスクから読み出されたＥＦＭ信号からフレ
ーム同期信号を検出し、そのフレーム同期信号の後に統
＜ＥＦＭ信号を復調して８ビットのサブコードを得、そ
のサブコード中のＱチャンネルのデータをシフトレジス
タに印加し、各フレーム毎にサブコードＱを蓄積するこ
とによって、サブコードＱのデータを完成させた後、シ
フトレジスタからシリアルに外部、例えばマイクロコン
ピュータに出力していた。マイクロコンピュータではシ
リアルに転送されて来るサブコードＱを使用して、曲番
表示や時間表示等を行うと共に光ピツクアップの目標値
への移動のデータとしている。

上述と同様の技術は、特開昭６０−８３２６１号公報に
詳細に記載されている。

（ハ）発明が解決しようとする問題点 斯上のＣＤ再生用集積回路を使用した場合、外部に接続
される制御用のマイクロコンピュータは、曲数の表示、
時間の表示あるいはプログラム選曲を行うために、リー
ドインエリアのサブコードＱを予め受は取って記憶回路
に記憶しなければならない。ところが、リードインエリ
アのサブコードＱは、前述した如く、最大で１０２とな
り、そのデータのビット数は８Ｘ３Ｘ１０２＝２４４８
ビットである。一方マイクロコンピュータ内の記憶回路
（ＲＡＭ）は、たかだかＩＫビット程度であり、更に、
ＲＡＭ内にはその他の処理に必要なデータも記憶しなけ
ればならないので、サブコードＱをすべて記憶すること
はできず、外付のＲＡＭを使用しなければならなかった
。また、リードインエリアを読み出しているときサブコ
−ドＱのうち、第３図に示きれるようにインデックス「
Ａ１」が読み出されると、そのＣＤに収録されている曲
数ｎが判るが、果して記憶回路にその曲数に対応するデ
ータ、即ち、１からｎまでのデータが記憶されているか
確認するためには、アドレス１からｎまでのデータを全
部読み出さなければならない。従って、確認のためのプ
ログラムが長くなり、マイクロコンピュータの負担が多
くなる欠点があった。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
ＥＦＭ信号から変換されたサブコードＱを取り込む第１
のシフトレジスタと、前記サブコードＱの第１領域に記
録きれたデータを記憶するためにデータバスを介して前
記第１のレジスタに接続きれた記憶回路と、前記サブコ
ードＱの第２の領域に記録されたデータと外部から印加
された信号に基いて前記記憶回路の書き込み及び読み出
しを制御するＲ／Ｗ制御回路と、前記サブコードＱの第
３の領域に記録されたデータを書き込みアドレスとし、
外部から印加されたアドレスデータを読み出しアドレス
として前記記憶回路に印加するアドレス制御回路と、前
記サブコードの第１領域に記録されたデータの書き込み
時に前記チエツクピットに所定論理値を書き込む手段と
、前記Ｒ／Ｗ制御回路が書き込み制御したとき先ず前記
記憶回路の読み出しを行う手段と、該手段によって読み
出された前記チエツクピットの内容に基いてパルスを発
生するチェックパルス発生回路と、該チェックパルス発
生回路のパルスを計数するカウンタと、前記第１のシフ
トレジスタの出力と前記記憶回路から読み出されたデー
タを選択出力するセレクタと、該セレクタの出力及び前
記カウンタの出力を入力し、外部からのクロックに基い
て入力されたデータを外部に送出する第２のシフトレジ
スタとを備えたものであり、曲数の記録されたインデッ
クスのデータを読み出すとき、同時に、記憶回路に記録
されたデータの数も取り出せるようにしたＣＤ再生用集
積回路を提供するものである。

（ホ）作用 上述の手段によれば、第１のシフトレジスタに取り込ま
れたサブコードＱの第２の領域に記録されたトラックナ
ンバー’ｏｏ、（ｓビットＢＣＤ）であることをＲ／Ｗ
制御回路が検出すると、書き込み制御信号が出力きれ、
また、サブコードＱ’（７）第３の領域に記録されたト
ラックナンバーデータがアドレス制御回路に受は取られ
記憶回路に印加される。書き込み制御信号が出力される
と、記憶回路は、第１と第２のタイミング信号により、
印加されたトラックナンバーデータで指定される同一ア
ドレスにおいて、先に読み出し制御され、その後、書き
込み制御される。このとき、記憶回路の各アドレスには
チエツクピットが設けられであるため、読み出されたチ
エツクピットの論理値に基いてチェックパルス発生回路
のパルス発生が制御される。また、書き込み状虐になる
と、サブコードＱの第１の領域に記録されたデータと共
に書き込まれたことを示す所定設値がチエツクピットに
記憶される。チェックパルス発生回路から出力されたパ
ルスはカウンタに計数されるため、リードインエリアに
記録されたすべての曲のデータを読み出したときには、
計数値は曲数と等しくなっている。従って、曲数の記録
されたサブコードＱのインデックスＡ１が読み出された
とき、そのデータと計数値が共に第２のシフトレジスタ
に印加され、外部に出力される。これにより、記憶回路
に記憶されたデータ数がＣＤに収録された曲数と等しい
か否かが一回のデータ取り出しで判別できるのである。

くべ）実施例 第１図は本発明の実施例を示すブロック図である。２２
ビットのシフトレジスタ（１）は、ディスクから読み出
されたＥＦＭ信号を、ＰＬＬ回路（図示せず）で作成さ
れた４、３２１８ＭＨｚのＥＦＭ同期パルスＰＬＣＫに
よって入力するものである。フレーム同期信号検出回路
（２）は、シフトレジスタ（１）に入力されたＥＦＭ信
号がフレーム同期信号、即ち、前後の１１ビットが各々
連続した値であることを検出するものであり、フレーム
同期信号を検出したときには検出出力ＦＳＤを発生する
。１４ビットラッチ回路（３）は、シフトレジスタ（１
）の第９ビットから第２２ビットの各出力が印加され、
フレーム同期信号の後に統く１シンボルの１４ビットを
保持するものであり、１４ビットラッチ回路（３）の出
力は、１４ビットのＥＦＭ信号を８ビットのシンボルに
変換するＥＦＭデコーダ（４〉に印加きれると共に１．
１４ビットのシンボルがサブコード同期信号を示すか否
かを検出するサブコード同期信号検出回路（５）に印加
される。サブコード同期信号検出回路（５）は、同期信
号５ｏ（ｉ４ビットのパターンでは００１００００００
００００１）と同期信号Ｓ、（１４ビットのパターンで
は０００００００００１００１０）を検出し、検出出力
ＳＳＤを発生する。

−づ５．ＥＦＭデコーダ（４）の８ピツト出力はバッフ
ァ（６）を介してデータバス（７）に印加され、オーデ
ィオの情報シンボル及びパリティシンボルはデータバス
（７）を介してＲＡＭ（図示せず）に記憶される。また
、ＥＦＭデコーダ（４）の出力はサブコードレジスタ（
８）にも接続されており、出力されたデータがサブコー
ドの場合には、このサブコードレジスタ（８）に保持さ
れる。更に、サブコードのＱチャンネルを示すビットは
、第１のシフトレジスタ（９〉のデータ入力に印加され
る。

第１のシフトレジスタ（９）は、８０ビットから構成さ
れ、シフト制御回路（１０）から印加されるシフトクロ
ック５ＵＢＣＬＫにより、印加されたデータを順次シフ
ト蓄積する。シフト制御回路（１０）は、検出出力ＳＳ
Ｄ及び検出出力ＦＳＤに基いてシフトクロック５ＵＢＣ
ＬＫを発生するものであり、サブコード同期信号Ｓ０と
ＳＩが検出された後、検出出力ＦＳＤが出力される毎に
、そのフレーム同期信号に続＜ＥＦＭ信号の１４ビット
シンボルの入力完了に同期してシフトクロック５ＵＢＣ
ＬＫを８０個発生する。従って、第１のシフトレジスタ
（９）には、サブコード同期信号Ｓ、　、　Ｓ。

に続＜８０フレ一ム期間のサブコードＱのデータ、即ち
、４ビットのコントロールデータと、４ビットのアドレ
スデータと、７２ビットの情報データが蓄積きれるので
ある。

ラッチ回路（１１）は、第２図に示されたサブコードＱ
の第１の領域である領域Ｇ、Ｈ，Ｉを一時保持する２４
ビットのラッチであり、第１のシフトレジスタ（９）の
下位２４ビット出力、即ち、サブコードＱの領域Ｇ、Ｈ
，Ｉに相当するビット出力に接続され、ラッチ回路（１
１）の出力はデータバス（１２）に接続される。記憶回
路（ＲＡＭ）（１３）は、容量が３にビットのスタテッ
クメモリであり、リードインエリアから取り出されたサ
ブコードＱを記憶するために、トラックナンバーを示す
８ビットのＢＣＤデータでアドレスきれ、そのアドレス
された領域が２５ビット（２４ビット＋チエツクビット
１）で構成されている。従って、第３図に示されたよう
なリードインエリアから読み出された曲情報が、トラッ
クナンバーをアドレスとしてすべて記憶可能である。こ
のＲＡＭ（１３）のデータ入出力り、〜Ｄ□は２５ビッ
トのデータバス（１２）に接続され、アドレス入力へ〇
〜Ａ７はアドレス制御回路（１４）の出力に接続され、
書き込み制御入力ＷＥ、及び、読み出し制御人力ＯＥは
、Ｒ／Ｗ制御回路（１５）に接続される。

Ｒ／Ｗ制御回路（１５）は、ラッチ回路（１６）、トラ
ックナンバーゼロ検出回路（１７）、データ要求受付回
路（１８〉及びゲート回路（す〉で構成され、アドレス
制御回路（１４）は、ラッチ回路（２０）、アドレス切
換回路（２１）、及び、読み出しアドレス入力回路（２
２）から構成されている。ラッチ回路（１６）は、サブ
コードＱのトラックナンバーを記録する第２の領域であ
る領域Ａ（第２図に示される）に対応する第１のシフト
レジスタ（９〉の８ビット出力に接続され、その出力は
、トラックナンバーゼロ検出回路（１７）に印加される
。即ち、第１のシフトレジスタ（９）に取り込まれたサ
ブコードＱのトラックナンバーが’０ＯＪ（ＢＣＤ）で
あるか否かを検出し、ｒｏｏ」である場合には今読み出
しているトラックがリードインエリアであると認識して
書き込み制御信号ＴＮＯをゲート回路（す〉に出力する
。ゲート回路（す〉は、ＮＡＮＤゲート（２３）、ＡＮ
Ｄゲート（２４）、及び、ＮＯＲゲート（２５）から成
リ、ＮＡＮＤゲート（２３）には書き込み制御信号ＴＮ
ｏ及び第２のタイミング信号Ｑ５０が印加され、出力は
ＲＡＭ（１３）の書き込み制御入力ＷＥに印加され、ま
た、ＡＮＤゲート（２４）には、書き込み制御信号ＴＭ
０１第１のタイミング信号Ｑ２５、及び、読み出し制御
信号ＭＥが印加され、出力は読み出し制御信号ＭＥと共
にＮＯＲゲート（２５）に印加され、ＮＯＲゲート（２
５）の出力がＲＡＭ（１３）の読み出し制御入力σ１に
印加される。従って、書き込み制御信号ＴＮＯが“Ｈ＋
ｓになると、先に発生するタイミング信号Ｑ２５により
ＲＡＭ（１３）が読み出し状態になり、また、タイミン
グ信号Ｑ５０によりＲＡ　Ｍ　（１３）が書き込み状態
になる。また、ラッチ回路（２０）は、サブコードＱの
第３の領域である領域Ｂ（第２図）を取り込む第１のシ
フトレジスタ（９）の８ビット出力に接続され、領域Ｂ
に記録されたトラックナンバーを示すデータを取り込み
、ＲＡＭ（１３）のアドレスとしてアドレス切換回路（
２１）を介してＲＡＭ（１３）に印加する。従って、タ
イミングＱ２５とＱ５０でＲＡＭ　（１３）が書き込み
と読み出しとなる状態のアドレスは同一アドレスとなっ
ている。一方、データ要求受付回路（１８）は外部、例
えばマイクロコンピュータからのデータ要求信号ＲＥＱ
に基いて、ＲＡ　Ｍ　（１３）に読み出し制御信号ＭＥ
を印加すると共にアドレス切換回路（２１）を制御する
。また、読み出しアドレス入力回路（２２）は、データ
要求信号ＲＥＱに引き続いてマイクロコンピュータから
送られて来るトラックナンバーを示すデータを受は取っ
て保持し、ＲＡＭ（１３）のアドレスとしてアドレス切
換回路（２１）に印加する。アドレス切換回路（２１）
は、データ要求受付回路（１８）から読み出し制御信号
ＭＥが出力されていない場合にラッチ回路（２０）の出
力をＲＡＭ（１３）のアドレス入力へ〇〜Ａ７に印加し
、読み出し制御信号ＭＥが出力されている場合に読み出
しアドレス入力回路（２２）のデータをアドレス入力Ａ
６〜Ａ７に印加する。

一方、データバス（１２）のうちＲＡＭ（１３）のチェ
ックビットの伝達を行うラインには、ＲＡＭ（１３）の
チェックビットに論理“１”を書き込むための“１”出
力回路（２６）が設けられている。この“１″出力路（
２６）は、ＲＡＭ（１３）を書き込み状態にするタイミ
ング信号Ｑ５０で“１″をデータバス（１２〉に出力す
る。従って、サブコードＱの領域Ｇ、Ｈ，ＩがＲＡＭ（
１３）に記憶されるときに同時に１″がチェックビット
に記憶される。

また、チェックパルス発生回路（２７）は、データバス
（１２）のチェックビットの伝達ラインの反転信号とタ
イミング信号Ｑ２５及び書き込み制御信号ＴＮＯが印加
きれたＡＮＤゲート（２８〉と、ＡＮＤゲート（２８）
の出力でセットされ、ＲＡＭ（１３）の書き込み制御入
力ＷＥに印加される信号の反転信号でリセット詐れるＲ
−８ＦＦ（２９）で構成される。

このＲ−３ＦＦ（２９）は、タイミング信号Ｑ２５のタ
イミングでＲＡＭ（１３）からデータが読み出されたと
き、そのチェックビットが“０”の場合、即ち、そのア
ドレスにはまだデータが書き込まれていない場合にセッ
トされ、データが書き込まれて読み出されたチェックビ
ットが′１”の場合にはセットされない。そして、タイ
ミング信号Ｑ５０のタイミングでＲＡＭ（１３）の書き
込みが行われた際にリセットされる。即ち、ＲＡＭ（１
３）の各々のアドレスに領域Ｇ、Ｈ，Ｉのデータが最初
に書き込まれるときのみチェックパルス発生回路（２７
）からパルスが出力される。これは、第３図に示された
データがリードインエリア内に多数記録されており、複
数回同一データの書き込み動作が行われるため、同一デ
ータの書き込み動作に対して一個のパルスを出力するよ
うにしている。チェックパルス発生回路（２７〉の出力
が印加されたカウンタ（３０）は、８ビットのＢＣＤカ
ウンタであり、「０１、〜「９９」を計数するものであ
り、その計数動作は、’　Ａ　ＯＪ　’　Ａ　Ｉ　Ｊ　
’　Ａ　２　Ｊ検出回路（３１）の出力で制御される。

即ち、第１のシフトレジスタ（９）に取り込まれたサブ
フードＱの領域Ｂに記録されたデータがインデックス’
ＡＯ、’Ａｔ　。

「Ａ２」である場合には、パルスの計数を禁止している
。従って、カウンタ（３０）の計数値は、ＲＡＭ（１３
）に記憶された曲データの数と一致する。

セレクタ（３２）は、データ要求受付回路り１８）から
の読み出し制御信号ＭＥによって制御され、読み出し制
御信号ＭＥが出力されていないときには第１のシフトレ
ジスタ（９）に取り込まれたサブコードＱを第２のシフ
トレジスタ（３３）に出力し、読み出し制御信号ＭＥが
出力されているときはＲＡＭ（１３）から読み出された
データを第２のシフトレジスタ（３３）に出力する。第
２のシフトレジスタ（３３）は、セレクタ（３２）から
データを受は取る８０ビットとカウンタ（３０）からデ
ータを受は取る８ビットの計８８ビットで構成され、保
持されたデータは、外部から印加されるシフトクロック
ＳＣＫにより外部端子Ｄｏｕｔからシリアルに出力され
る。

第１図に於いて、光ピツクアップがリードインエリアの
ＥＦＭ信号を読み取っている場合、リードインエリアの
曲データがすべてＲＡＭ（１３）に記憶されたか否かを
判別するために、外部に接続されたマイクロコンピュー
タは、第１のシフトレジスタ（９〉にサブコードＱが取
り込まれる毎に第２のシフトレジスタ（３３）にシフト
クロツタＳＣＫを印加して第１のシフトレジスタ（９）
に取り込まれたサブコードＱを取り出す。この取り出さ
れたサブコードＱの領域Ｂに記録きれたデータがインデ
ックスＡ１であるとき、共に取り出されたカウンタ（３
０）の計数値と領域Ｇに記録された曲数とが一致したと
き、ＲＡＭ（１３）内にすべての曲データが記憶された
ことが判別できる。この判別により、マイクロコンピュ
ータは、リードインエリアの読み取りを止め、データ要
求信号ＲＥＱを与えてＲＡ　Ｍ　（１３）内に記憶され
た曲データを取り出し、プログラム選択、時間表示、サ
ーチ等の機能のための処理を行う。

（ト）発明の効果 上述の如く本発明によれば、リードインエリアに記録さ
れたサブコードＱからそのＣＤに収録された曲のデータ
がＣＤ再生用集積回路内に予め記憶されるため、外部の
記憶回路を使用する必要もなく、また、記憶容量の小さ
いマイクロコンピュータも使用できる利点かあ・る。ま
た、リードインエリアの読み取り中に、記憶回路に記憶
された曲データの数をサブコードＱのデータと一緒に取
り出せるのでリードインエリアの読み取り終了の検出が
簡単にできるようになる利点を有し、高機爺で使い易い
ＣＤ再生用集積回路が得られるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はサ
ブコードＱのデータ割り付は図、第３図は、リードイン
エリアのサブフードＱに記憶されるデータを示す図であ
る。 （１）・・・シフトレジスタ、（２）・・・フレーム同
期信号検出回路、　　（３）・・・ラッチ回路、　（４
）・・・ＥＦＭデコーダ、　（５）・・・サブコード同
期信号検出回路、（６）・・・バッファ、（７）・・・
デーバス、（８）・・・サブコードレジスタ、（９）・
・・第１のシフトレジスタ、（１０）・・・シフト制御
回路、（１１）・・・ラッチ回路、　（１２）・・・デ
ータバス、　（１３）・・・ＲＡＭ。 （１４）・・・アドレス制御回路、　（１５）・・・Ｒ
／Ｗ制御回路、　　（１６）・・・ラッチ回路、　（１
７）・・・トラックナンバーゼロ検出回路、　（１８）
・・・データ要求受付回路（１９）・・・ゲート回路、
　（２０）・・・ラッチ回路、　（２１）・・・アドレ
ス切換回路、　（２２）・・・読み出しアドレス入力回
路、　（２６）・・・“１”出力回路、　（２７）・・
・チェックパルス発生回路、　（３０）・・・カウンタ
、（３１）・・・「ＡＯＪＩ′Ａ１」「Ａ２」検出回路
、　（３２）・・・セレクタ、　＜３３）・・・第２の
シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. （１）ディスクから読み出されたＥＦＭ信号を８ビット
   のシンボルに変換するＥＦＭデコーダと、該ＥＦＭデコ
   ーダから出力されるサブコードを取り込む第１のシフト
   レジスタと、前記サブコードの第１の領域に記録された
   データと該データに対応したチェックビットを記憶する
   ためにデータバスを介して前記第１のシフトレジスタに
   接続された記憶回路と、前記サブコードの第２の領域に
   記録されたデータと外部から印加された信号に基いて前
   記記憶回路の書き込み及び読み出しを制御するＲ／Ｗ制
   御回路と、前記サブコードの第３の領域に記録されたデ
   ータを書き込みアドレスとし、外部から印加されたアド
   レスデータを読み出しアドレスとして前記記憶回路に印
   加するアドレス制御回路と、前記サブコードの第１領域
   に記録されたデータの書き込み時に前記チェックビット
   に所定論理値を書き込む手段と、前記Ｒ／Ｗ制御回路が
   書き込み制御したとき先ず前記記憶回路の読み出しを行
   う手段と、該手段によって読み出された前記チェックビ
   ットの内容に基いてパルスを発生するチェックパルス発
   生回路と、該チェックパルス発生回路のパルスを計数す
   るカウンタと、前記第１のシフトレジスタの出力と前記
   記憶回路から読み出されたデータを選択出力するセレク
   タと、該セレクタの出力及び前記カウンタの出力を入力
   し、外部からのクロックに基いて入力されたデータを外
   部に送出する第２のシフトレジスタとを備えたＣＤ再生
   用集積回路。