JPH0528638Y2 - - Google Patents
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- Publication number
- JPH0528638Y2 JPH0528638Y2 JP14293886U JP14293886U JPH0528638Y2 JP H0528638 Y2 JPH0528638 Y2 JP H0528638Y2 JP 14293886 U JP14293886 U JP 14293886U JP 14293886 U JP14293886 U JP 14293886U JP H0528638 Y2 JPH0528638 Y2 JP H0528638Y2
- Authority
- JP
- Japan
- Prior art keywords
- subcode
- shift register
- synchronization signal
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、CD（コンパクトデイスク）再生装置
に於いて、デイスクから読み出されたサブコード
Ｑを外部に出力するためのサブコード出力回路に
関する。
に於いて、デイスクから読み出されたサブコード
Ｑを外部に出力するためのサブコード出力回路に
関する。
(ロ) 従来の技術
CDに於いては、24個の情報シンボル（８ビツ
ト）と８個のバリテイシンボル（８ビツト）の合
計32個のシンボルに８ビツトのサブコードが付さ
れ、これらがEFM８−１４変調されて24ビツト
のフレーム同期信号と共に588チヤンネルビツト
の１フレームとしてデイスクに記録されている。
サブコードは、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗ
のチヤンネルが割当てられており、曲の頭出しや
予め設定された順序に従つて再生するプログラム
機能のためにＰ及びＱのチヤンネルが使用され
る。これらサブコードの各チヤンネルは、98フレ
ーム、即ち、98ビツトで構成されており、特に、
サブコードＱのフオーマツトは、サブコードの同
期信号S0，S1の２ビツトと、４ビツトのコントロ
ールデータと、４ビツトのアドレスデータと、72
ビツトのデータと、16ビツトのCRC（Cyclic
Redundancy Code）とから構成されている。
ト）と８個のバリテイシンボル（８ビツト）の合
計32個のシンボルに８ビツトのサブコードが付さ
れ、これらがEFM８−１４変調されて24ビツト
のフレーム同期信号と共に588チヤンネルビツト
の１フレームとしてデイスクに記録されている。
サブコードは、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗ
のチヤンネルが割当てられており、曲の頭出しや
予め設定された順序に従つて再生するプログラム
機能のためにＰ及びＱのチヤンネルが使用され
る。これらサブコードの各チヤンネルは、98フレ
ーム、即ち、98ビツトで構成されており、特に、
サブコードＱのフオーマツトは、サブコードの同
期信号S0，S1の２ビツトと、４ビツトのコントロ
ールデータと、４ビツトのアドレスデータと、72
ビツトのデータと、16ビツトのCRC（Cyclic
Redundancy Code）とから構成されている。
従来のCD再生装置のサブコード出力回路は、
デイスクから読み出されたEFM信号からフレー
ム同期信号を検出し、そのフレーム同期信号の後
に続くEFM信号を復調して８ビツトのサブコー
ドを得、そのサブコード中のＱチヤンネルのデー
タをシフトレジスタに印加し、各フレーム毎にサ
ブコードＱを蓄積することによつて、サブコード
Ｑのデータを完成させた後、シフトレジスタから
シリアルに外部、例えばマイクロコンピユータに
出力していた。マイクロコンピユータではシリア
ルに転送されて来るサブコードＱを使用して、曲
番表示や時間表示等を行うと共に光ピツクアツプ
の目標値への移動のデータとしている。
デイスクから読み出されたEFM信号からフレー
ム同期信号を検出し、そのフレーム同期信号の後
に続くEFM信号を復調して８ビツトのサブコー
ドを得、そのサブコード中のＱチヤンネルのデー
タをシフトレジスタに印加し、各フレーム毎にサ
ブコードＱを蓄積することによつて、サブコード
Ｑのデータを完成させた後、シフトレジスタから
シリアルに外部、例えばマイクロコンピユータに
出力していた。マイクロコンピユータではシリア
ルに転送されて来るサブコードＱを使用して、曲
番表示や時間表示等を行うと共に光ピツクアツプ
の目標値への移動のデータとしている。
上述と同様の技術は、特開昭60−83261号公報
に詳細に記載されている。
に詳細に記載されている。
(ハ) 考案が解決しようとする問題点
しかしながら、従来のサブコード出力回路で
は、シリアル出力端子から出力されるサブコード
は、常にMSB（最上位ビツト）から、あるいは、
LSB（最下位ビツト）からの一方向のみと決めら
れてしまう。例えば、デイスク上のサブコードは
MSB方向から記憶されており、シリアル出力も
MSB方向から出力されることが多い。一方、シ
リアル出力されたデータを受けるマイクロコンピ
ユータでは、LSB方向から入力するように構成
されたシリアル入力機能を内蔵したものがある。
このようなマイクロコンピユータをCD再生装置
の制御用に使用した場合、MSB方向から転送さ
れて来るサブコードをそのマイクロコンピユータ
で使用し易い方向に並べ変えなければならず、プ
ログラムが長くなる等の不都合があつた。
は、シリアル出力端子から出力されるサブコード
は、常にMSB（最上位ビツト）から、あるいは、
LSB（最下位ビツト）からの一方向のみと決めら
れてしまう。例えば、デイスク上のサブコードは
MSB方向から記憶されており、シリアル出力も
MSB方向から出力されることが多い。一方、シ
リアル出力されたデータを受けるマイクロコンピ
ユータでは、LSB方向から入力するように構成
されたシリアル入力機能を内蔵したものがある。
このようなマイクロコンピユータをCD再生装置
の制御用に使用した場合、MSB方向から転送さ
れて来るサブコードをそのマイクロコンピユータ
で使用し易い方向に並べ変えなければならず、プ
ログラムが長くなる等の不都合があつた。
(ニ) 問題点を解決するための手段
本考案は、上述した点に鑑みて創作されたもの
であり、EFM信号を８ビツトのシンボルに変換
する手段から出力されるサブコードの所定ビツト
が印加される第１のシフトレジスタと、EFM信
号からフレーム同期信号を検出するフレーム同期
信号検出回路と、EFM信号からサブコードの同
期信号を検出するサブコード同期信号検出回路
と、前記フレーム同期信号検出回路の検出出力と
前記サブコード同期信号検出回路の検出出力に基
いて前記第１のシフトレジスタのシフトクロツク
を作成するシフト制御回路と、外部から印加され
る同期クロツクパルスに従つてシリアルにデータ
を外部端子に出力する第２のシフトレジスタと、
外部から印加される制御信号に基いて、第１のシ
フトレジスタのパラレル出力をそのまま第２のシ
フトレジスタに印加する機能と最上位ビツトから
最下位ビツトまでの順序を入れ替えて第２のレジ
スタに印加する機能とが切換えられる切換え回路
とを備えることにより、サブコードのデータの外
部出力順序を最上位ビツトからと最下位ビツトか
らとを選択可能としたものである。
であり、EFM信号を８ビツトのシンボルに変換
する手段から出力されるサブコードの所定ビツト
が印加される第１のシフトレジスタと、EFM信
号からフレーム同期信号を検出するフレーム同期
信号検出回路と、EFM信号からサブコードの同
期信号を検出するサブコード同期信号検出回路
と、前記フレーム同期信号検出回路の検出出力と
前記サブコード同期信号検出回路の検出出力に基
いて前記第１のシフトレジスタのシフトクロツク
を作成するシフト制御回路と、外部から印加され
る同期クロツクパルスに従つてシリアルにデータ
を外部端子に出力する第２のシフトレジスタと、
外部から印加される制御信号に基いて、第１のシ
フトレジスタのパラレル出力をそのまま第２のシ
フトレジスタに印加する機能と最上位ビツトから
最下位ビツトまでの順序を入れ替えて第２のレジ
スタに印加する機能とが切換えられる切換え回路
とを備えることにより、サブコードのデータの外
部出力順序を最上位ビツトからと最下位ビツトか
らとを選択可能としたものである。
(ホ) 作用
上述の手段によれば、切換え回路に所定の制御
信号を印加した状態では、第１のシフトレジスタ
に蓄積されたサブコードが切換え回路を介してそ
のまま第２のシフトレジスタにプリセツトされ、
外部から第２のシフトレジスタに同期クロツクパ
ルスを印加するとサブコードはMSB方向から外
部に出力され、一方、切換え回路に他の制御信号
を印加した状態では、第１のシフトレジスタに蓄
積されたサブコードは、MSBとLSBの順序が入
れ替わつて第２のシフトレジスタにプリセツトさ
れ、このとき第２のシフトレジスタに同期クロツ
クパルスを印加するとサブコードはLSB方向か
ら外部に出力される。従つて、サブコードをシリ
アル入力するマイクロコンピユータの形式により
自由に転送方式を選択できる。
信号を印加した状態では、第１のシフトレジスタ
に蓄積されたサブコードが切換え回路を介してそ
のまま第２のシフトレジスタにプリセツトされ、
外部から第２のシフトレジスタに同期クロツクパ
ルスを印加するとサブコードはMSB方向から外
部に出力され、一方、切換え回路に他の制御信号
を印加した状態では、第１のシフトレジスタに蓄
積されたサブコードは、MSBとLSBの順序が入
れ替わつて第２のシフトレジスタにプリセツトさ
れ、このとき第２のシフトレジスタに同期クロツ
クパルスを印加するとサブコードはLSB方向か
ら外部に出力される。従つて、サブコードをシリ
アル入力するマイクロコンピユータの形式により
自由に転送方式を選択できる。
(ヘ) 実施例
第１図は本考案の実施例を示すブロツク図であ
る。22ビツトのシフトレジスタ１は、デイスクか
ら読み出されたEFM信号を、PLL回路（図示せ
ず）で作成された4.3218MHzのEFM同期パルス
PLCKによつて入力するものである。フレーム同
期信号検出回路２は、シフトレジスタ１に入力さ
れたEFM信号がフレーム同期信号、即ち、前後
の11ビツトが各々連続した値であることを検出す
るものであり、フレーム同期信号を検出したとき
には検出出力FSDを発生する。14ビツトラツチ
回路３は、シフトレジスタ１の第９ビツトから第
22ビツトの各出力が印加され、フレーム同期信号
の後に続く１シンボルの14ビツトを保持するもの
であり、14ビツトラツチ回路３の出力は、14ビツ
トのEFM信号を８ビツトのシンボルに変換する
EFMデコーダ４に印加されると共に、14ビツト
のシンボルがサブコード同期信号を示すか否かを
検出するサブコード同期信号検出回路５に印加さ
れる。サブコード同期信号検出回路５は、同期信
号S0（14ビツトのパターンでは00100000000001）
と同期信号S1（14ビツトのパターンでは
00000000010010）を検出し、検出出力SSDを発生
する。
る。22ビツトのシフトレジスタ１は、デイスクか
ら読み出されたEFM信号を、PLL回路（図示せ
ず）で作成された4.3218MHzのEFM同期パルス
PLCKによつて入力するものである。フレーム同
期信号検出回路２は、シフトレジスタ１に入力さ
れたEFM信号がフレーム同期信号、即ち、前後
の11ビツトが各々連続した値であることを検出す
るものであり、フレーム同期信号を検出したとき
には検出出力FSDを発生する。14ビツトラツチ
回路３は、シフトレジスタ１の第９ビツトから第
22ビツトの各出力が印加され、フレーム同期信号
の後に続く１シンボルの14ビツトを保持するもの
であり、14ビツトラツチ回路３の出力は、14ビツ
トのEFM信号を８ビツトのシンボルに変換する
EFMデコーダ４に印加されると共に、14ビツト
のシンボルがサブコード同期信号を示すか否かを
検出するサブコード同期信号検出回路５に印加さ
れる。サブコード同期信号検出回路５は、同期信
号S0（14ビツトのパターンでは00100000000001）
と同期信号S1（14ビツトのパターンでは
00000000010010）を検出し、検出出力SSDを発生
する。
一方、EFMデコーダ４の８ビツト出力はバツ
フア６を介してデータバス７に印加され、オーデ
イオの情報シンボル及びバリテイシンボルはデー
タバス７を介してRAM（図示せず）に記憶され
る。また、EFMデコーダ４の出力はサブコード
レジスタ８にも接続されており、出力されたデー
タがサブコードの場合には、このサブコードレジ
スタ８に保持される。更に、サブコードのＱチヤ
ンネルを示すビツトは、第１のシフトレジスタ９
のデータ入力に印加される。
フア６を介してデータバス７に印加され、オーデ
イオの情報シンボル及びバリテイシンボルはデー
タバス７を介してRAM（図示せず）に記憶され
る。また、EFMデコーダ４の出力はサブコード
レジスタ８にも接続されており、出力されたデー
タがサブコードの場合には、このサブコードレジ
スタ８に保持される。更に、サブコードのＱチヤ
ンネルを示すビツトは、第１のシフトレジスタ９
のデータ入力に印加される。
第１のシフトレジスタ９は、80ビツトから構成
され、シフト制御回路１０から印加されるシフト
クロツクSUBCLKにより、印加されたデータを
順次シフト蓄積する。シフト制御回路１０は、検
出出力SSD及び検出出力FSDに基いてシフトク
ロツクSUBCLKを発生するものであり、サブコ
ード同期信号S0とS1が検出された後、検出出力
FSDが出力される毎に、そのフレーム同期信号
に続くEFM信号の14ビツトシンボルの入力完了
に同期してシフトクロツクSUBCLKを80個発生
する。従つて、第１のシフトレジスタ９には、サ
ブコード同期信号S0，S1に続く80フレーム期間の
サブコードＱのデータ、即ち、４ビツトのコント
ロールデータと、４ビツトのアドレスデータと、
72ビツトの情報データが蓄積されるのである。
され、シフト制御回路１０から印加されるシフト
クロツクSUBCLKにより、印加されたデータを
順次シフト蓄積する。シフト制御回路１０は、検
出出力SSD及び検出出力FSDに基いてシフトク
ロツクSUBCLKを発生するものであり、サブコ
ード同期信号S0とS1が検出された後、検出出力
FSDが出力される毎に、そのフレーム同期信号
に続くEFM信号の14ビツトシンボルの入力完了
に同期してシフトクロツクSUBCLKを80個発生
する。従つて、第１のシフトレジスタ９には、サ
ブコード同期信号S0，S1に続く80フレーム期間の
サブコードＱのデータ、即ち、４ビツトのコント
ロールデータと、４ビツトのアドレスデータと、
72ビツトの情報データが蓄積されるのである。
第１のシフトレジスタ９の80ビツト出力は、切
換え回路１１に印加される。切換え回路１１は、
外部端子１２に印加される制御信号Ｍ／Ｌによつ
て制御され、例えば、制御信号Ｍ／Ｌが“０”の
場合には、第１のシフトレジスタ９の80ビツト出
力をそのまま第２のシフトレジスタ１３に転送
し、制御信号Ｍ／Ｌが“１”の場合には、第１の
シフトレジスタ９の80ビツト出力のMSBとLSB
配列を全く逆に入れ替えて第２のシフトレジスタ
１３に転送する。従つて、第２のシフトレジスタ
１３がプリセツトパルスPSにより切換え回路１
１からの転送データを入力した場合、制御信号
Ｍ／Ｌが“０”のときには、その内容は第１のシ
フトレジスタ９と同じになり、一方制御信号Ｍ／
Ｌが“１”のときには第１のシフトレジスタ９と
全く逆の配列となる。この第２のシフトレジスタ
１３は、外部端子１４にマイクロコンピユータか
ら印加される同期クロツクパルスSCKによりシ
フト動作を行い、保持しているデータを順次外部
端子１５からマイクロコンピユータにシリアル出
力する。従つて制御信号Ｍ／Ｌが“０”の場合に
は、蓄積された80ビツトのサブコードＱがMSB
方向からシリアル出力され、制御信号Ｍ／Ｌが
“１”の場合には、LSB方向からシリアル出力さ
れることになる。
換え回路１１に印加される。切換え回路１１は、
外部端子１２に印加される制御信号Ｍ／Ｌによつ
て制御され、例えば、制御信号Ｍ／Ｌが“０”の
場合には、第１のシフトレジスタ９の80ビツト出
力をそのまま第２のシフトレジスタ１３に転送
し、制御信号Ｍ／Ｌが“１”の場合には、第１の
シフトレジスタ９の80ビツト出力のMSBとLSB
配列を全く逆に入れ替えて第２のシフトレジスタ
１３に転送する。従つて、第２のシフトレジスタ
１３がプリセツトパルスPSにより切換え回路１
１からの転送データを入力した場合、制御信号
Ｍ／Ｌが“０”のときには、その内容は第１のシ
フトレジスタ９と同じになり、一方制御信号Ｍ／
Ｌが“１”のときには第１のシフトレジスタ９と
全く逆の配列となる。この第２のシフトレジスタ
１３は、外部端子１４にマイクロコンピユータか
ら印加される同期クロツクパルスSCKによりシ
フト動作を行い、保持しているデータを順次外部
端子１５からマイクロコンピユータにシリアル出
力する。従つて制御信号Ｍ／Ｌが“０”の場合に
は、蓄積された80ビツトのサブコードＱがMSB
方向からシリアル出力され、制御信号Ｍ／Ｌが
“１”の場合には、LSB方向からシリアル出力さ
れることになる。
(ト) 考案の効果
上述の如く本考案によれば、デイスクから読み
出されたサブコードＱは、使用されるマイクロコ
ンピユータのシリアル入力方式に応じて、MSB
方向あるいはLSB方向のいずれの方向からでも
取り出すことが可能となり、マイクロコンピユー
タのプログラム上の制限等が緩和される利点があ
る。
出されたサブコードＱは、使用されるマイクロコ
ンピユータのシリアル入力方式に応じて、MSB
方向あるいはLSB方向のいずれの方向からでも
取り出すことが可能となり、マイクロコンピユー
タのプログラム上の制限等が緩和される利点があ
る。
第１図は本考案の実施例を示すブロツク図であ
る。 １……22ビツトシフトレジスタ、２……フレー
ム同期信号検出回路、３……14ビツトラツチ回
路、４……EFMデコーダ、５……サブコード同
期信号検出回路、６……バツフア、７……デーバ
ス、８……サブコードレジスタ、９……第１のシ
フトレジスタ、１０……シフト制御回路、１１…
…切換え回路、１３……第２のシフトレジスタ。
る。 １……22ビツトシフトレジスタ、２……フレー
ム同期信号検出回路、３……14ビツトラツチ回
路、４……EFMデコーダ、５……サブコード同
期信号検出回路、６……バツフア、７……デーバ
ス、８……サブコードレジスタ、９……第１のシ
フトレジスタ、１０……シフト制御回路、１１…
…切換え回路、１３……第２のシフトレジスタ。
Claims (1)
- デイスクから読み出されたEFM信号を８ビツ
トのシンボルに変換する手段と、該手段から出力
されるサブコードのデータが印加される第１のシ
フトレジスタと、前記EFM信号からフレーム同
期信号を検出するフレーム同期信号検出回路と、
前記EFM信号からサブコードの同期信号を検出
するサブコード同期信号検出回路と、前記フレー
ム同期信号検出回路の検出出力と前記サブコード
同期信号検出回路の検出出力に基いて前記第１の
シフトレジスタのシフトクロツクを作成するシフ
ト制御回路と、外部から印加される同期クロツク
パルスに従つてシリアルにデータを外部端子に出
力する第２のシフトレジスタと、外部から印加さ
れる制御信号に基いて、前記第１のシフトレジス
タのパラレル出力をそのまま前記第２のシフトレ
ジスタに印加する機能と最上位ビツトから最下位
ビツトまでの順序を入れ替えて第２のシフトレジ
スタに印加する機能とが選択される切換え回路と
を備え、前記サブコードのデータの外部出力順序
を最上位ビツトからと最下位ビツトからの選択を
可能としたことを特徴とするCD再生装置のサブ
コード出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14293886U JPH0528638Y2 (ja) | 1986-09-18 | 1986-09-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14293886U JPH0528638Y2 (ja) | 1986-09-18 | 1986-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6349663U JPS6349663U (ja) | 1988-04-04 |
| JPH0528638Y2 true JPH0528638Y2 (ja) | 1993-07-22 |
Family
ID=31052148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14293886U Expired - Lifetime JPH0528638Y2 (ja) | 1986-09-18 | 1986-09-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528638Y2 (ja) |
-
1986
- 1986-09-18 JP JP14293886U patent/JPH0528638Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349663U (ja) | 1988-04-04 |
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