JPH01134762A - 磁気デイスク装置のデータ読出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は磁気ディスク装置に関し、特にその読出し回路
に関する。

（従来の技術） 磁気ディスク装置の記録時に変復調に使用される１−７
ＲＬＬコードは、復調後のＮＲＺコードに対してビット
長換算で１／１，５であるため、ｌ−７ＲＬＬコードに
同期したクロックは復調後のＮＲＺコードに同期したク
ロックの１．５倍の周波数音もっている。

データの読出し時に１−７ＲＬＬデータと、それにＩＩ
Ｑしたクロック（以後、１．５１’クロックド称すル。

）、！−１ｄｌ−７ＲＬＬ／ＮＲＺｉ換器の内部におい
てＮＲＺデータと、それに同期した１倍周波数のクロッ
ク（以後、１Ｆクロックと称する。）とに論理的に変換
される。しかし、１．５Ｆクロツクより１Ｆクロックヲ
生成することは不可能であるため、３倍周波数のクロッ
ク（以後、３Ｆクロツクと称する。）全３分周して１Ｆ
クロックを生成するのが一般的である。この場合、３Ｆ
クロック全３分周して得られる１Ｆクロックは、デユー
ティ比が１７３のものである。

復調されたＮＲＺデータに対してタイミング的にクリテ
ィカルな処理が同一装置内で行われる場合には、１Ｆク
ロックはＮｌ（、Ｚデータに対して同期してさえいれば
よく、デユーティ比は問題とはならない。しかし、ＳＭ
Ｄインターフェースに代表される高速シリアルビットデ
ータ転送を行う場合には、クロックに対するデータのセ
ットアツプとホールドとが転送時の重要な要素となるた
め、クロックのデユーティは１７２であることが望まし
い。

（発明が解決しようとする問題点） 上述した従来の磁気ディスク装置のデータ読出し回路に
は、記録用の変復Ｍ１コードとして１−７ＲＬＬコード
が使用されているため、復調後のＮＲＺ＝ｒ−ドに対し
てビット長換算で１７１．５である。しかし、１−７Ｒ
ＬＬデータにＩＭｍＬ＊ｘ、ｓＦクロックより１Ｆクロ
ック金生成することができないため、３Ｆクロツクから
３分周して生成する必要がある。このため、１Ｆクロッ
クのデユーティ比は１／３である。

上記の１Ｆクロックにより高速シリアルデータ全転送す
る場合には、デユーティ比が転送時の重要な要素となる
ため１／３では小さてざると云う欠点がある。

本発明の目的は、記録用変復調コードとして１−７ＲＬ
Ｌコードを採用し、データの読出し時にはＮＲＺデータ
に同期した１Ｆクロックとしてデユーティ比が１７２の
クロック全生成することにより上記欠点を除去し、デー
タを安定に読出てことができるように構成した磁気ディ
スク装置のデータ読出し回路を提供することにある。

（問題点を解決するための手段） 本発明による磁気ディスク装置のデータ読出し回路はピ
ーク位置検出回路と、データセパレータと、ｌ−７／Ｎ
ＲＺ変換器と、遅延回路と。

ＯＲゲートとを具備して構成したものである。

ピーク位置検出回路は、記録媒体からのアナログレベル
のデータ読出し信号を入力し、データ読出し信号の波形
のピーク位置でパルスを発生し、ピークデータパルス信
号として送出する几めのものである。

データセパレータはピークデータパルス信号金入力し、
ピークデータハルス旧万よりデータ成分として１−７デ
ータ信号を出力するとともに、クロック成分として１−
７データ信号に同期し、且つ、１−７データ信号の２倍
の同期周波数をもつ３Ｆクロック信号全出力するための
ものである。

１−７／ＮＲＺ変換器は、１−７データ信号と３Ｆクロ
ック信号と七人力して１−７ＲＬＬからＮＲＺへの論理
変換全行２．変換後のデータＴｈＮＲＺデータ信号とし
て出力するとともに、ＮＲＺデーク信号に同期し、且つ
、ＮＲＺデータ信号に対して１倍の同期周波数をもつ１
Ｆクロック信号を出力するためのものである。

遅延回路は、１Ｆクロック信号に一定の時間遅延を与え
て遅延クロック信号として出力するためのものである。

ＯＲゲートは、１Ｆクロック信号と遅延クロック信号と
の論理和音とり、正規化クロック信号として出力するた
めのものである。

（実施例） 次に、本発明について口面全参照して説明する。

第１図は、本発明による磁気ディスク装置のデータ読出
し回路の一実施例を示すブロック図である。

第１図において、１０１はピーク位置検出回路％　１０
２はデータセパレータ、１０３は１−７／ＮＲＺ変換器
、１０４は遅延回路、１０５はＯＲゲートである。

第１図において、ピーク位置検出回路１０１は記録媒体
から送出されたアナログレベルの読出し信号全信号線２
０１を介して入力し、波形のピーク位置のタイミングで
アクティブなデータパルス信号全検出して信号線２０２
上に送出する。データセバレー％１０２は信号線２０２
上のデータパルス信号より１−７ＲＬＬコードを検出し
て信号線２Ｌ１３上に送出するとともに。

１−７ＲＬＬコードデータに同期し、且つ、その２倍の
同期周波数音もつ３Ｆクロック信号を信号線２０４上に
送出する。

１−７／ＮＲＺｆ換ｉ１０３Ｈｆｆｉ号１１２０３゜２
０４からそれぞれ１−７ＲＬＬコ一ドデータ信号、およ
び３Ｆクロック信号を入力し、入力されたデータに対し
て１−７ＲＬＬからＮＲＺへの変換を行う。変換された
ＮＲＺデータは信号線２０５上に送出され、同時にＮＲ
Ｚデータ信号に同期して１Ｆクロック信号は信号線２０
６とともに送出される。

遅延回路１０４は信号線２０６上の１Ｆクロック信号に
対して一定の時間遅延を与え、遅延クロック信号全信号
線２０７上に送出する。ＯＲゲート１０５は信号線２０
６上の１Ｆクロック信号と、信号線２０７上の遅延クロ
ック信号との論理和をとり、正規化クロック信号として
信号線２０８上に送出する。

第２図は、第１因の各部の動作を示すタイミングチャー
トである。

第２図において、信号線２０５上のＮＲＺデータ信号は
Ｎ几Ｚ形式に復調後のデータ信号であり、ＩＩ　Ｔ　Ｈ
は１ビツトセルの長さを示す。信号線２０６上の１Ｆク
ロック信号は、信号線２０５上のＮＲＺデータ信号に同
期し、信号線２０５上のＮ　Ｒ，Ｚデータ信号の変化点
のタイミングで立上がる。１Ｆクロックは３倍の周期’
にもつ信号線２０４上の３Ｆクロック信号から１−７／
ＮＲＺ変換器１０３によって論理的に生成されるため、
デユーティ比は第２図に示すように１７３である。信号
線２０７上のクロック信号は遅延回路１０４によって時
間″′ａ″だけ遅延され、遅延クロック信号として信号
線２０７上に出力される。

従って、信号線２０６上の１Ｆクロック償号と、信号線
２０７上の遅延クロック信号との論理和として正規化ク
ロックが信号線２０８上に得られる。正規化クロック信
号は、第２図に示すように信号線２０５上のＮＲＺデー
タ信号の変化点のタイミングで立上妙り、”１／３−Ｔ
＋Ｈの幅をもつパルス列である。

ここで、遅延回路１０４によって与えられる時間遅延１
ａ″が１／６Ｔ”であるとすると。

信号線２０Ｂ上の正規化クロック信号のノくルス幅は１
／３−Ｔ＋ａ＝１／３ＯＴ＋１／６・Ｔ−１／２・Ｔと
なって１７２のデユーティ比ｔｌ現できる。

第３図は、第１図のデータ読出し回路を採用した磁気デ
イヌク装置の一実施例を示すブロック図である。

第３図において、１はインターフェース回路。

２はヘッド駆動制御回路、　　３ｔｊ：ヘッドセレクト
回路、４はデータ読出し回路、５は読出し／ｆ込み制御
回路、６は電力増幅器、７はヘッドディスクアセンブリ
である。

第３図において、インターフェース回路１はそれぞれ信
号線３０１，３０２ｆｆｉ介して目標シリンダアドレス
信号、およびシリンダセレクトタグ信号全ヘッド駆動制
御回路２に入力する。

いっぽう、ヘッドディスクアセンブリ７は信号線３１２
を介してサーボパターン読出し信号全ヘッド駆動制御回
路２に入力する。ヘッド駆動制御回路２はそれぞれ信号
線３１３．３１４に介してＶＣＭ　ＯＵＴ信号、および
ＶｃＭ　ＩＮ信号全電力増幅器６に出力し、ヘッドディ
スクアセンブリ７は信号線３１６−’ｉ介して、電力増
幅器６にＶＣＭドライブリターン信号を入力する。

電力増幅器６は、それぞれ信号線３１５．３１７を介し
てヘッドディスクアセンブリ７からＶＣＭドライブ信号
、およびスピンドルモータドライブ信号を入力する。

ヘッドセレクト回路３はインターフェース回路１からそ
れぞれ信号線３０３．３０４を介してヘッドアドレス信
号、およびヘッドセレクトタグ信号を入力し、信号線３
１８を介してヘッドセレクト信号全出力する。

データ読出し回路４は、信号線２０１全介してデータ読
出し信号全入力し、それぞれ信号線２０５．２０８を弁
してＮＲＺデータ信号、および正規化クロック信号をイ
ンターフェース回路１へ出力する。

耽出し／書込み制御回路５は、それぞれ信号線３０５，
３０６，３１０，３１１’ｉ介して書込みクロック信号
、書込みデータ信号、読出しゲート信号、書込みゲート
信号を入力し、それぞれ信号線３０７〜３０９ｔ−介し
てインターフェース回路１ヘサーボクロツク信号、イン
デクス信号、セクタ信号を出力する。いっぽう、読出し
／Ｖ込み制御回路５は、信号線３２０を介してヘッドデ
ィスクアセンブリ７から行読出し信号を入力し、信号線
３１９を介して書込み電流信号を出力する。また、読出
し／書込み制御回路５は信号線２　（１１を介してデー
タ読出し回路４にデータ読出し信号全出力することは既
に述べたとおりである。

（発明の効果） 以上説明したように本発明は、記録用変復調コードとし
て１−７ＲＬＬコード全採用し、データの読出し時には
ＮＲＺデータに同期した１Ｆクロックとしてデユーティ
比が１７２のクロックを生成することにより、読出され
たＮ几Ｚデータに同期し、１／２のデユーティ比？もつ
クロック信号音きわめて容易、且つ、安価に得ることが
できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による磁気ディスク装置のデータ読出
し回路の一実施例を示すブロック図である。 第２図は、ｗｃ１図のデータ読出し回路の動作例を示す
タイミングチャートである。 第３図は、第１図のデータ読出し回路を使用した磁気デ
ィスク装置の一実施例を示すブロック図である。 １・・・インターフェース回路 ２・・・ヘッド駆動制御回路 ３・・・ヘッドセレクト回路 ４・・・データ読出し回路 ５・・・胱出し／書込み制御回路 ６・・・電力増幅器 ７・・・ヘッドディスクアセンブリ １０１・・・ピーク位置検出回路 １０２・・・データセパレータ １０３・・・１−７／ＮＲＺ変換器 １０４・・・遅延回路 １０５・・・ＯＲゲート

Claims (1)

【特許請求の範囲】
1. 記録媒体からのアナログレベルのデータ読出し信号を入
   力し、前記データ読出し信号の波形のピーク位置でパル
   スを発生し、ピークデータパルス信号として送出するた
   めのピーク位置検出回路と、前記ピークデータパルス信
   号を入力し、前記ピークデータパルス信号よりデータ成
   分として１−７データ信号を出力するとともに、クロッ
   ク成分として前記１−７データ信号に同期し、且つ、前
   記１−７データ信号の２倍の同期周波数をもつ３Ｆクロ
   ック信号を出力するためのデータセパレータと、前記１
   −７データ信号と前記３Ｆクロック信号とを入力して１
   −７ＲＬＬからＮＲＺへの論理変換を行い、変換後のデ
   ータをＮＲＺデータ信号として出力するとともに、前記
   ＮＲＺデータ信号に同期し、且つ、前記ＮＲＺデータ信
   号に対して１倍の同期周波数をもつ１Ｆクロック信号を
   出力するための１−７／ＮＲＺ変換器と、前記１Ｆクロ
   ック信号に一定の時間遅延を与えて遅延クロック信号と
   して出力するための遅延回路と、前記１Ｆクロック信号
   と前記遅延クロック信号との論理和をとり、正規化クロ
   ック信号として出力するためのＯＲゲートとを具備して
   構成したことを特徴とする磁気ディスク装置のデータ読
   出し回路。