JPH0574967B2 - - Google Patents
Info
- Publication number
- JPH0574967B2 JPH0574967B2 JP27692984A JP27692984A JPH0574967B2 JP H0574967 B2 JPH0574967 B2 JP H0574967B2 JP 27692984 A JP27692984 A JP 27692984A JP 27692984 A JP27692984 A JP 27692984A JP H0574967 B2 JPH0574967 B2 JP H0574967B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- signal
- period
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は同期信号検出回路、更に詳しくは、周
期Ｔを有し、デユーテイ比が50％であるクロツ
ク・パルス信号を二値データに従つてバイ・フエ
ーズ・モジユレーシヨンすることにより形成され
たデータ・ビツト・パルス列と、前記周期Ｔの３
倍の周期を有し、デユーテイ比が50％である同期
ビツト・パルスとを含むデータ信号から該同期ビ
ツト・パルスに同期した同期信号を検出するため
の同期信号検出回路に関するものである。
期Ｔを有し、デユーテイ比が50％であるクロツ
ク・パルス信号を二値データに従つてバイ・フエ
ーズ・モジユレーシヨンすることにより形成され
たデータ・ビツト・パルス列と、前記周期Ｔの３
倍の周期を有し、デユーテイ比が50％である同期
ビツト・パルスとを含むデータ信号から該同期ビ
ツト・パルスに同期した同期信号を検出するため
の同期信号検出回路に関するものである。
例えば、PCMオーデイオ信号等のデイジタル
情報の記録に際しては、記録媒体上での情報の記
録密度が著しく高くなるために再生時には所謂ジ
ツタの影響を受け易く、そしてジツタを生ずると
良好なデータ再生が困難になるため、データを所
定長のブロツクに区切つて各ブロツク毎にデータ
同期信号、アドレス信号及びエラー訂正用信号を
附与した上で記録を行い、再生時にこのデータ同
期信号を利用することにより良好なデータ再生が
可能となる様にしている。
情報の記録に際しては、記録媒体上での情報の記
録密度が著しく高くなるために再生時には所謂ジ
ツタの影響を受け易く、そしてジツタを生ずると
良好なデータ再生が困難になるため、データを所
定長のブロツクに区切つて各ブロツク毎にデータ
同期信号、アドレス信号及びエラー訂正用信号を
附与した上で記録を行い、再生時にこのデータ同
期信号を利用することにより良好なデータ再生が
可能となる様にしている。
例えば、後述する様にデータが周期Ｔを有する
ビツト・クロツクに対して情報に応じた変調を与
えられたデータ・ビツト列を有するものである場
合、所定長のデータ・ブロツク毎に周期T′＝nT
（但し、ｎは３以上の整数）を有する特定のパタ
ーンをデータ同期信号として附与する様にしてい
る。
ビツト・クロツクに対して情報に応じた変調を与
えられたデータ・ビツト列を有するものである場
合、所定長のデータ・ブロツク毎に周期T′＝nT
（但し、ｎは３以上の整数）を有する特定のパタ
ーンをデータ同期信号として附与する様にしてい
る。
従つて上述の様にして記録されたデータの再生
に際しては上述のデータ同期信号を正確に検出す
ることが非常に肝要となるものであるが、これに
ついて、例えば、上に述べた例に関しては以下に
述べる様な方法が考えられる。即ち、それは、各
データ・ビツト信号の立上り（又は立下り）から
次の立下り（又は立上り）までの時間をカウンタ
等の手段によつて検出し、この検出された時間が
T′／２＝nT／２に達しているか否かを判別する
様な方法である。
に際しては上述のデータ同期信号を正確に検出す
ることが非常に肝要となるものであるが、これに
ついて、例えば、上に述べた例に関しては以下に
述べる様な方法が考えられる。即ち、それは、各
データ・ビツト信号の立上り（又は立下り）から
次の立下り（又は立上り）までの時間をカウンタ
等の手段によつて検出し、この検出された時間が
T′／２＝nT／２に達しているか否かを判別する
様な方法である。
しかし乍ら、斯かる方法によると、各データ・
ビツト毎に非常に微小な時間を検出しなければな
らないため、非常に高周波のクロツク・ジエネレ
ータが必要とされる外、カウント・クロツクの乱
れ、或いは、カウント・ミス等によつて正確な検
出が困難になて来易いものである。
ビツト毎に非常に微小な時間を検出しなければな
らないため、非常に高周波のクロツク・ジエネレ
ータが必要とされる外、カウント・クロツクの乱
れ、或いは、カウント・ミス等によつて正確な検
出が困難になて来易いものである。
本発明は斯かる事情に鑑みて為されたもので、
周期Ｔを有し、デユーテイ比が50％であるクロツ
ク・パルス信号を二値データに従つてバイ・フエ
ーズ・モジユレーシヨンすることにより形成され
たデータ・ビツト・パルス列と、前記周期Ｔの３
倍の周期を有し、デユーテイ比が50％である同期
ビツト・パルスとを含むデータ信号から該同期ビ
ツト・パルスに同期した同期信号を検出するため
の同期信号検出回路として、非常に簡単で且つ安
価な回路構成で斯かる同期ビツト・パルスに同期
した同期信号を良好に検出することが出来る同期
信号検出回路を提供せんとするものである。
周期Ｔを有し、デユーテイ比が50％であるクロツ
ク・パルス信号を二値データに従つてバイ・フエ
ーズ・モジユレーシヨンすることにより形成され
たデータ・ビツト・パルス列と、前記周期Ｔの３
倍の周期を有し、デユーテイ比が50％である同期
ビツト・パルスとを含むデータ信号から該同期ビ
ツト・パルスに同期した同期信号を検出するため
の同期信号検出回路として、非常に簡単で且つ安
価な回路構成で斯かる同期ビツト・パルスに同期
した同期信号を良好に検出することが出来る同期
信号検出回路を提供せんとするものである。
〔実施例による説明〕
以下、上記の目的を達成するために本発明に於
て講じた手段について図面に示す実施例により例
示説明する。
て講じた手段について図面に示す実施例により例
示説明する。
先ず、本発明の実施例に於て取り扱われる入力
信号について説明すれば、これは第２図ａに示す
如き周期Ｔを有するデユーテイ50％のビツト・ク
ロツクＢ−CLKに対し、第２図ｂに示す如く、
データ“１”を表現する場合にはビツト・クロツ
クＢ−CLKの立下りと同期して立上るか又は立
上り、データ“０”を表現する場合にはビツト・
クロツクＢ−CLKの立下りに対してハイ又はロ
ウのレベルを維持する様に所定の変調を与えられ
たデータ・ビツト信号（斯かる信号はBPM−バ
イ・フエイズ・マーク−信号として知られてい
る）を含むデータ・パターン並びに特定パターン
としての周期T′（＝3T）を有するデユーテイ50％
のデータ同期信号SYNCを含むものである。
信号について説明すれば、これは第２図ａに示す
如き周期Ｔを有するデユーテイ50％のビツト・ク
ロツクＢ−CLKに対し、第２図ｂに示す如く、
データ“１”を表現する場合にはビツト・クロツ
クＢ−CLKの立下りと同期して立上るか又は立
上り、データ“０”を表現する場合にはビツト・
クロツクＢ−CLKの立下りに対してハイ又はロ
ウのレベルを維持する様に所定の変調を与えられ
たデータ・ビツト信号（斯かる信号はBPM−バ
イ・フエイズ・マーク−信号として知られてい
る）を含むデータ・パターン並びに特定パターン
としての周期T′（＝3T）を有するデユーテイ50％
のデータ同期信号SYNCを含むものである。
さて、以上を踏まえて第１図に示す一実施例に
ついて説明すると、１は上述の第２図ｂに示した
如き信号が入力される端子、２は該入力信号を
Ｔ／２に対応した時間、遅延させるための第１遅
延回路、３は該第１遅延回路２の出力と非遅延信
号との排他的論理和を得るためのイクスクルーシ
ブ・オア・ゲート（以下、EX−オア・ゲート）、
４は該EX−オア・ゲート３の出力をＴ／２に対
応した期間、遅延させるための第２遅延回路、５
は該第２遅延回路４の出力とEX−オア・ゲート
３の出力との論理和を得るための第１オア・ゲー
ト、６は該第１オア・ゲート５の出力をT′／２
（＝3T／２）に対応した期間、遅延させるための
第３遅延回路、７は該第３遅延回路６の出力と第
１オア・ゲート５の出力と論理和を得るための第
２オア・ゲート、８は同期信号検出出力の出力端
子である。
ついて説明すると、１は上述の第２図ｂに示した
如き信号が入力される端子、２は該入力信号を
Ｔ／２に対応した時間、遅延させるための第１遅
延回路、３は該第１遅延回路２の出力と非遅延信
号との排他的論理和を得るためのイクスクルーシ
ブ・オア・ゲート（以下、EX−オア・ゲート）、
４は該EX−オア・ゲート３の出力をＴ／２に対
応した期間、遅延させるための第２遅延回路、５
は該第２遅延回路４の出力とEX−オア・ゲート
３の出力との論理和を得るための第１オア・ゲー
ト、６は該第１オア・ゲート５の出力をT′／２
（＝3T／２）に対応した期間、遅延させるための
第３遅延回路、７は該第３遅延回路６の出力と第
１オア・ゲート５の出力と論理和を得るための第
２オア・ゲート、８は同期信号検出出力の出力端
子である。
尚、ここでは遅延回路２，４及び６としては周
知の遅延線の様な非クロツク駆動型の遅延回路が
用いられており、夫々、Ｔ／２，Ｔ／２及び
T′／２に対応した遅延時間を有する様に予め設
計されている。
知の遅延線の様な非クロツク駆動型の遅延回路が
用いられており、夫々、Ｔ／２，Ｔ／２及び
T′／２に対応した遅延時間を有する様に予め設
計されている。
さて、斯かる構成に於て、今、入力端子１にに
第２図ｂに示す如き信号が入力されると、これは
EX−オア・ゲート３に、一方で直接、又、他方
で第１遅延回路２により第２図ｃに示す如くＴ／
２に対応した期間、遅延させられた上で附与さ
れ、これによりEX−オア・ゲート３の出力は第
２図ｄに示す如くになる。該EX−オア・ゲート
３の出力は次いで、第１オア・ゲート５に、一方
で直接、又、他方で第２遅延回路４により第２図
ｅに示す如くＴ／２に対応した期間、遅延させら
れた上で附与され、これにより該第１オア・ゲー
ト５の出力は第２図ｆに示す如くになる。該第１
オア・ゲート５の出力に次いで、第２オア・ゲー
ト７に、一方で直接、又、他方で第３遅延回路６
により第２図ｇに示す如くT′／２に対応した期
間、遅延させられた上で附与され、これにより該
第２オア・ゲート７の出力は第２図ｈに示す如く
になり、ここでは該第２オア・ゲート７の出力が
同期信号検出出力として出力端子８に出力され
る。
第２図ｂに示す如き信号が入力されると、これは
EX−オア・ゲート３に、一方で直接、又、他方
で第１遅延回路２により第２図ｃに示す如くＴ／
２に対応した期間、遅延させられた上で附与さ
れ、これによりEX−オア・ゲート３の出力は第
２図ｄに示す如くになる。該EX−オア・ゲート
３の出力は次いで、第１オア・ゲート５に、一方
で直接、又、他方で第２遅延回路４により第２図
ｅに示す如くＴ／２に対応した期間、遅延させら
れた上で附与され、これにより該第１オア・ゲー
ト５の出力は第２図ｆに示す如くになる。該第１
オア・ゲート５の出力に次いで、第２オア・ゲー
ト７に、一方で直接、又、他方で第３遅延回路６
により第２図ｇに示す如くT′／２に対応した期
間、遅延させられた上で附与され、これにより該
第２オア・ゲート７の出力は第２図ｈに示す如く
になり、ここでは該第２オア・ゲート７の出力が
同期信号検出出力として出力端子８に出力され
る。
次に第３図により本発明の他の実施例について
説明する。ここに示す実施例は前述の第１、第２
及び第３遅延回路をシフト・レジスタの様なクロ
ツク駆動型の遅延回路とした場合の例である。
説明する。ここに示す実施例は前述の第１、第２
及び第３遅延回路をシフト・レジスタの様なクロ
ツク駆動型の遅延回路とした場合の例である。
図に於て、２′，４′及び６′は第１図の第１、
第２及び第３遅延回路２，４及び６に代わる第
１、第２及び第３遅延用シフト・レジスタで、転
送クロツク発生回路９からの転送クロツクＴ−
CLKによつて駆動される。該転送クロツク発生
回路９は入力端子１からの入力信号をもとにこれ
に応じた位相関係の転送クロツクＴ−CLKを発
生する様に為されており、そのために例えば
PLLを含む。
第２及び第３遅延回路２，４及び６に代わる第
１、第２及び第３遅延用シフト・レジスタで、転
送クロツク発生回路９からの転送クロツクＴ−
CLKによつて駆動される。該転送クロツク発生
回路９は入力端子１からの入力信号をもとにこれ
に応じた位相関係の転送クロツクＴ−CLKを発
生する様に為されており、そのために例えば
PLLを含む。
ここで、第１、第２及び第３シフト・レジスタ
２′，４′及び６′のビツト数が夫々ｍ，ｍ及び
m′（＝3m）であるとすると、転送クロツクＴ−
CLK（デユーテイ50％）は第２図ａのビツト・ク
ロツクＢ−CLKの周波数の2m培の周波数を有す
る様に設定される。これにより第１、第２及び第
３シフト・レジスタ２′，４′及び６′は夫々Ｔ／
２，Ｔ／２及びT′／２（＝3T／２） に対応した遅延時間を有する様になる。
２′，４′及び６′のビツト数が夫々ｍ，ｍ及び
m′（＝3m）であるとすると、転送クロツクＴ−
CLK（デユーテイ50％）は第２図ａのビツト・ク
ロツクＢ−CLKの周波数の2m培の周波数を有す
る様に設定される。これにより第１、第２及び第
３シフト・レジスタ２′，４′及び６′は夫々Ｔ／
２，Ｔ／２及びT′／２（＝3T／２） に対応した遅延時間を有する様になる。
本実施例に於ても基本的に第１図の実施例の場
合と同様の作用により第２図ｈに示した如き同期
信号検出出力が出力端子８に得られるものであ
る。
合と同様の作用により第２図ｈに示した如き同期
信号検出出力が出力端子８に得られるものであ
る。
本発明の実施例は以上の通りであるが、上に説
明した様に非常に簡単で且つ安価な回路構成によ
り同期信号SYNCの検出を良好に行うことが出来
るものである。
明した様に非常に簡単で且つ安価な回路構成によ
り同期信号SYNCの検出を良好に行うことが出来
るものである。
尚、出力端子８に接続される後段の回路の構成
いかんによつては第２図ｆに示される第１オア・
ゲート５の出力を以つて同期信号検出出力として
も良く、その場合には第３遅延回路６（第３シフ
ト・レジスタ６′）及び第２オア・ゲート７は省
略することが出来る。
いかんによつては第２図ｆに示される第１オア・
ゲート５の出力を以つて同期信号検出出力として
も良く、その場合には第３遅延回路６（第３シフ
ト・レジスタ６′）及び第２オア・ゲート７は省
略することが出来る。
又、以上の実施例では同期信号SYNCの周期
T′をT′＝3Tとしたが、T′についてはｎを３以上
の整数とする時、nTで表わされる値であればど
の様な値でも良い。尚、この場合には第３図の第
３シフト・レジスタ６′のビツト数m′はm′＝ｎ×
ｍとされるものである。
T′をT′＝3Tとしたが、T′についてはｎを３以上
の整数とする時、nTで表わされる値であればど
の様な値でも良い。尚、この場合には第３図の第
３シフト・レジスタ６′のビツト数m′はm′＝ｎ×
ｍとされるものである。
以上、上述した様に本発明によれば、周期Ｔを
有し、デユーテイ比が50％であるクロツク・パル
ス信号を二値データに従つてバイ・フエーズ・モ
ジユレーシヨンすることにより形成されたデー
タ・ビツト・パルス列と、前記周期Ｔの３倍の周
期を有し、デユーテイ比が50％である同期ビツ
ト・パルスとを含むデータ信号から該同期ビツ
ト・パルスに同期した同期信号を検出するための
同期信号検出回路として、非常に簡単で且つ安価
な回路構成で斯かる同期ビツト・パルスに同期し
た同期信号を良好に検出することが出来る様にな
るもので、斯種同期信号検出回路に於て極めて有
益なものである。
有し、デユーテイ比が50％であるクロツク・パル
ス信号を二値データに従つてバイ・フエーズ・モ
ジユレーシヨンすることにより形成されたデー
タ・ビツト・パルス列と、前記周期Ｔの３倍の周
期を有し、デユーテイ比が50％である同期ビツ
ト・パルスとを含むデータ信号から該同期ビツ
ト・パルスに同期した同期信号を検出するための
同期信号検出回路として、非常に簡単で且つ安価
な回路構成で斯かる同期ビツト・パルスに同期し
た同期信号を良好に検出することが出来る様にな
るもので、斯種同期信号検出回路に於て極めて有
益なものである。
第１図は本発明の一実施例を示す回路ブロツク
図、第２図はビツト・クロツク並びに第１図示回
路系中の各回路の入出力を示すタイミング・チヤ
ート、第３図は本発明の他の実施例を示す回路ブ
ロツク図である。 ２……第１遅延回路、３……イクスクルーシ
ブ・オア・ゲート、４……第２遅延回路、５……
第１オア・ゲート、６……第３遅延回路、７……
第２オア・ゲート、２′……第１シフト・レジス
タ、４′……第２シフト・レジスタ、６′……第３
シフト・レジスタ。
図、第２図はビツト・クロツク並びに第１図示回
路系中の各回路の入出力を示すタイミング・チヤ
ート、第３図は本発明の他の実施例を示す回路ブ
ロツク図である。 ２……第１遅延回路、３……イクスクルーシ
ブ・オア・ゲート、４……第２遅延回路、５……
第１オア・ゲート、６……第３遅延回路、７……
第２オア・ゲート、２′……第１シフト・レジス
タ、４′……第２シフト・レジスタ、６′……第３
シフト・レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 周期Ｔを有し、デユーテイ比が50％であるク
ロツク・パルス信号を二値データに従つてバイ・
フエーズ・モジユレーシヨンすることにより形成
されたデータ・ビツト・パルス列と、前記周期Ｔ
の３倍の周期を有する同期ビツト・パルスとを含
むデータ信号から該同期ビツト・パルスに同期し
た同期信号を検出するための回路であつて、 上記データ信号を入力し、入力されたデータ信
号を前記周期Ｔの半分の期間、遅延し、出力する
ための第１の遅延回路と、 上記第１の遅延回路により遅延されたデータ信
号と、前記第１の遅延回路により遅延されていな
いデータ信号との排他的論理和を得て、出力する
ための排他的論理和回路と、 上記排他的論理和回路より出力されるデータ信
号を前記周期Ｔの半分の期間、遅延し、出力する
ための第２の遅延回路と、 上記第２の遅延回路より出力されるデータ信号
と上記排他的論理和回路より出力されるデータ信
号との論理和を得ることにより、前記同期ビツ
ト・パルスに同期した同期信号を出力するための
論理和回路とを備えた同期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692984A JPS61154217A (ja) | 1984-12-26 | 1984-12-26 | 同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692984A JPS61154217A (ja) | 1984-12-26 | 1984-12-26 | 同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154217A JPS61154217A (ja) | 1986-07-12 |
| JPH0574967B2 true JPH0574967B2 (ja) | 1993-10-19 |
Family
ID=17576367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27692984A Granted JPS61154217A (ja) | 1984-12-26 | 1984-12-26 | 同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154217A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2653177B2 (ja) * | 1989-06-22 | 1997-09-10 | 日産自動車株式会社 | 雑音除去回路 |
-
1984
- 1984-12-26 JP JP27692984A patent/JPS61154217A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154217A (ja) | 1986-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4009490A (en) | PLO phase detector and corrector | |
| JPS6313425A (ja) | 情報デ−タ復元装置 | |
| JPH0332132A (ja) | デジタル信号復号装置 | |
| JPH0574967B2 (ja) | ||
| US3996612A (en) | Test code generator | |
| JPH0554554A (ja) | 情報記録再生方法及びその装置 | |
| JPS61127243A (ja) | ビツト位相同期回路 | |
| JP4396877B2 (ja) | ジッタ除去装置及びデジタルオーディオ再生システム | |
| JP3956525B2 (ja) | 同期信号の検出保護回路 | |
| JP2636349B2 (ja) | 位相制御回路 | |
| JP3171205B2 (ja) | 変調周波数検出回路 | |
| JP2560406B2 (ja) | ディジタル位相制御回路 | |
| JP2791509B2 (ja) | デジタル信号復調装置 | |
| JP3556233B2 (ja) | 光磁気ディスクの再生方式 | |
| JPH0247653Y2 (ja) | ||
| JPH05182356A (ja) | 情報記録再生装置の位相同期回路 | |
| JPH0542070B2 (ja) | ||
| JPH0369069A (ja) | ディジタル信号再生装置 | |
| JPS63161568A (ja) | 位相制御回路 | |
| JPS61253675A (ja) | 疑似磁気デイスク装置 | |
| JPS61225918A (ja) | 非同期信号デ−タプリセツト回路 | |
| JPH0526973A (ja) | メモリの読出回路 | |
| JPS6316935B2 (ja) | ||
| JPH0511584U (ja) | データ・クロツク同期回路 | |
| CN85104061A (zh) | 数字信息的磁带记录方法 |