JPH01134799A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH01134799A JPH01134799A JP62293396A JP29339687A JPH01134799A JP H01134799 A JPH01134799 A JP H01134799A JP 62293396 A JP62293396 A JP 62293396A JP 29339687 A JP29339687 A JP 29339687A JP H01134799 A JPH01134799 A JP H01134799A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- writing
- becomes
- control signal
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ１発明の概要
Ｃ９従来技術
り１発明が解決しようとする問題点
Ｅ１問題点を解決するための手段
Ｆ０作用
Ｇ、実施例［第１図、第２図１
Ｂ１発明の効果
（Ａ、産業上の利用分野）
本発明はメモリ装置、特に−括書込可能なランダムアク
セスメモリ装置に関する。
セスメモリ装置に関する。
（Ｂ、発明の概要）
本発明は、ランダムアクセスメモリ装置において、
所望のデータを一括書込することができるようにするた
め、 各ビット線に一括書込用トランジスタを設けると共に各
ワード線にワード線選択手段を設け、ル制御信号により
一括書込用トランジスタ及びワード線選択手段を制御す
ることにより複数のメモリセルに対して同時に書き込み
をすることができるようにしたものである。
め、 各ビット線に一括書込用トランジスタを設けると共に各
ワード線にワード線選択手段を設け、ル制御信号により
一括書込用トランジスタ及びワード線選択手段を制御す
ることにより複数のメモリセルに対して同時に書き込み
をすることができるようにしたものである。
（Ｃ，従来技術）
ランダムアクセルメモリ装置にはフラッシュクリア機能
を備えるようにされたものが多い。このフラッシュクリ
ア機能は外部から１つの制御信号を学えるとメモリセル
のすべてに「０」を書き込むもので、リセットしたりテ
スティングにあたって必要なイニシャラーｒズをするこ
とに用いられる。
を備えるようにされたものが多い。このフラッシュクリ
ア機能は外部から１つの制御信号を学えるとメモリセル
のすべてに「０」を書き込むもので、リセットしたりテ
スティングにあたって必要なイニシャラーｒズをするこ
とに用いられる。
（Ｄ、発明が解決しようとする問題点）ところで、−従
来におけるフラッシュクリア機能はメモリセルの記憶内
容をすべてｆＯ」にするものであフたが、メモリセルを
すべて「０」にした状態がテスティング用のイニシャル
状態として最良とはいえない。例えば、所謂チエッカ−
ドパターンの方かテスティングに好ましいといえる場合
もある。
来におけるフラッシュクリア機能はメモリセルの記憶内
容をすべてｆＯ」にするものであフたが、メモリセルを
すべて「０」にした状態がテスティング用のイニシャル
状態として最良とはいえない。例えば、所謂チエッカ−
ドパターンの方かテスティングに好ましいといえる場合
もある。
また、従来におけるフラッシュクリアは一般には各メモ
リセルに逐次アクセスして「０」を書き込むという方法
で行われていたので、フラッシュクリアに要する時間も
短くすることが難しく、従ってテスティング能率を高く
することが難しいという問題があった。
リセルに逐次アクセスして「０」を書き込むという方法
で行われていたので、フラッシュクリアに要する時間も
短くすることが難しく、従ってテスティング能率を高く
することが難しいという問題があった。
本発明はこのような問題を解決すべく為されたもので、
全メモリセルに「０」をというのではなく所定のパター
ンを有するデータを迅速に一括書込できるようにするこ
とを目的とするものである。
全メモリセルに「０」をというのではなく所定のパター
ンを有するデータを迅速に一括書込できるようにするこ
とを目的とするものである。
（Ｅ、問題点を解決するための手段）
本発明メモリ装置は上記問題点を解決するため、各ヒツ
ト線に一括書込用トランジスタを設けると共に各ワード
線にワード線選択手段を設け、制御（、Ｅ号により一括
書込用トランジスタ及びワード線選択手段を制御するこ
とにより複数のメモリセルに対して同時に書き込みをす
ることができるようにしたことを特徴とする。
ト線に一括書込用トランジスタを設けると共に各ワード
線にワード線選択手段を設け、制御（、Ｅ号により一括
書込用トランジスタ及びワード線選択手段を制御するこ
とにより複数のメモリセルに対して同時に書き込みをす
ることができるようにしたことを特徴とする。
（Ｆ、作用）
本発明メモリ装置によれば、所望ビットに対応した一括
と込用トランジスタを制御信号により駆動し且つ所望ワ
ード線選択手段に一括書込用トランジスタを供給するこ
とにより任意に選んだ−又は複数のカラムに属する複数
のメモリセルに同時にラインデータを書き込む動作を何
回か行うことにより任意のパターンのデータをメモリに
迅速に記憶させることができる。
と込用トランジスタを制御信号により駆動し且つ所望ワ
ード線選択手段に一括書込用トランジスタを供給するこ
とにより任意に選んだ−又は複数のカラムに属する複数
のメモリセルに同時にラインデータを書き込む動作を何
回か行うことにより任意のパターンのデータをメモリに
迅速に記憶させることができる。
（Ｇ、実施例）［第１図、第２図］
以下、本発明メモリ装置を図示実施例に従って詳細に説
明する。
明する。
図面は本発明メモリ装置の一つの実施例を示すものであ
り、第１図はメモリ装置の回路図、第２図は一括書込デ
ータパターンの一例を示す図である。
り、第１図はメモリ装置の回路図、第２図は一括書込デ
ータパターンの一例を示す図である。
図面において、Ｑｔ、は負荷ＭＯＳトラジスタ、Ｂ、Ｂ
はビット線、ＭＣはメモリセル、ＷＬはワード線である
。
はビット線、ＭＣはメモリセル、ＷＬはワード線である
。
ＱＯａ、ＱＯｂ、Ｑｌａ、Ｑｌｂ、Ｑ２ａ、Ｑ２ｂ％Ｑ
３ａ、Ｑ３ｂ・・・は−括書込用のプルタウントランジ
スタであり、各ビット線とアースとの間に接続されてい
る。各プルダウントランジスタＱは一括書込用制御回路
１の制御信号Ｓ１、Ｓ２、Ｓ３あるいはＳ４によって制
御される。本実施例においては、偶数番目のカラムを構
成する一対のビット線Ｂ、Ｈのうちのビット線Ｂの方に
接続されたトランジスタＱＯａ、Ｑ２ａ、・・・が制御
化”’ｒｆ Ｓ １により制御され、同じくビット線Ｂ
の方に接続されたトランジスタＱＯｂ、Ｑ２ｂ、・・・
が制御信号Ｓ２により制御される。また、奇数番［］の
カラムを構成する一対のビット線Ｂ、Ｈのうちのビット
線Ｂの方に接続されたトランジスタＱｌａ、Ｑ３ａ、・
・・が制御信号Ｓ３により制御され、同しくビット線Ｂ
の方に接続されたトランジスタＱｌｂ、トランジスタＱ
３ｂ、・・・が制御信号Ｓ４により制御されるようにな
っている。
３ａ、Ｑ３ｂ・・・は−括書込用のプルタウントランジ
スタであり、各ビット線とアースとの間に接続されてい
る。各プルダウントランジスタＱは一括書込用制御回路
１の制御信号Ｓ１、Ｓ２、Ｓ３あるいはＳ４によって制
御される。本実施例においては、偶数番目のカラムを構
成する一対のビット線Ｂ、Ｈのうちのビット線Ｂの方に
接続されたトランジスタＱＯａ、Ｑ２ａ、・・・が制御
化”’ｒｆ Ｓ １により制御され、同じくビット線Ｂ
の方に接続されたトランジスタＱＯｂ、Ｑ２ｂ、・・・
が制御信号Ｓ２により制御される。また、奇数番［］の
カラムを構成する一対のビット線Ｂ、Ｈのうちのビット
線Ｂの方に接続されたトランジスタＱｌａ、Ｑ３ａ、・
・・が制御信号Ｓ３により制御され、同しくビット線Ｂ
の方に接続されたトランジスタＱｌｂ、トランジスタＱ
３ｂ、・・・が制御信号Ｓ４により制御されるようにな
っている。
ＮＡＯｌＮＡＩ、ＮＡ２、・・・はワード線選択用ナン
ド回路で、ワード信号ＷＯ１Ｗ１、Ｗ２１０．。
ド回路で、ワード信号ＷＯ１Ｗ１、Ｗ２１０．。
はワード線選択用ナンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、
・・・の一方の入力端子に人力され、ワード線選択用ナ
ンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・の出力端子が
ワード線ＷＬＯ１ＷＬＩ、ＷＬ２、・・・に接続されて
いる。上記ナンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・
の他方の入力端子には上記−括書込用制御回路１の制御
信号Ｓ５、Ｓ６か印加されるようになっている。
・・・の一方の入力端子に人力され、ワード線選択用ナ
ンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・の出力端子が
ワード線ＷＬＯ１ＷＬＩ、ＷＬ２、・・・に接続されて
いる。上記ナンド回路ＮＡＯ１ＮＡＩ、ＮＡ２、・・・
の他方の入力端子には上記−括書込用制御回路１の制御
信号Ｓ５、Ｓ６か印加されるようになっている。
上記ワード線選択用制御回路１は外部から１つの外部制
御信″＋ＳＯを受けると上記の６つの制御信号５１〜Ｓ
６を発生して例えば第２図に示すようなパターンのデー
タをメモリセルアレイに一括書込する役割を果す。
御信″＋ＳＯを受けると上記の６つの制御信号５１〜Ｓ
６を発生して例えば第２図に示すようなパターンのデー
タをメモリセルアレイに一括書込する役割を果す。
具体的に一括書込動作例の−を説明すると次のとおりで
ある。外部制御１３号ＳＯかワード線選択用制御回路１
に人力されると制御信号Ｓ１が「０」に、Ｓｌが「１」
に、Ｓ３が「１」に、５４ｈ１「０」に、Ｓ５が「０」
に、そして、Ｓ６か「ｌ」になる。その結果、偶数番目
のカラムについては一対のヒツト線Ｂ、Ｂのうちの一方
Ｂの方が「１」に、他方Ｂの方が「０」になり、メモリ
セルに「１」を書込むことのできる電位状態になる。ま
た、奇数番目のカラムについては、ビット線Ｂの方が「
０」に、ビット線Ｂの方が［１，１になり、メモリセル
「０」を書込むことができる電位状態になる。
ある。外部制御１３号ＳＯかワード線選択用制御回路１
に人力されると制御信号Ｓ１が「０」に、Ｓｌが「１」
に、Ｓ３が「１」に、５４ｈ１「０」に、Ｓ５が「０」
に、そして、Ｓ６か「ｌ」になる。その結果、偶数番目
のカラムについては一対のヒツト線Ｂ、Ｂのうちの一方
Ｂの方が「１」に、他方Ｂの方が「０」になり、メモリ
セルに「１」を書込むことのできる電位状態になる。ま
た、奇数番目のカラムについては、ビット線Ｂの方が「
０」に、ビット線Ｂの方が［１，１になり、メモリセル
「０」を書込むことができる電位状態になる。
一方、各ワード線選択用ナンド回路ＮＡは一方の入力端
子に「０」の信号を受けると出力信号が「１」になりワ
ード線ＷＬを選択する状態になるので、現在１０」にな
っている制御信号Ｓ５を受けるワード線選択用ナンド回
路ＮＡＯ１ＮＡ２、ＮＡ４、・・・、即ち偶数番目のナ
ンド回路の出カイ５号が「１」になる。従って、偶数番
目のワード線が選択されることになる。その結果、偶数
番目のコラムのメモリセルには「１」を、奇数番目のコ
ラムのメモリセルには「０」を書き込む動作か、偶数番
目のロウのすべてにおいて行われる。
子に「０」の信号を受けると出力信号が「１」になりワ
ード線ＷＬを選択する状態になるので、現在１０」にな
っている制御信号Ｓ５を受けるワード線選択用ナンド回
路ＮＡＯ１ＮＡ２、ＮＡ４、・・・、即ち偶数番目のナ
ンド回路の出カイ５号が「１」になる。従って、偶数番
目のワード線が選択されることになる。その結果、偶数
番目のコラムのメモリセルには「１」を、奇数番目のコ
ラムのメモリセルには「０」を書き込む動作か、偶数番
目のロウのすべてにおいて行われる。
次に、上記各制御信号８１〜Ｓ６について信号が反転さ
れる。即ち、Ｓｌが「１」に、Ｓｌが「０」に、Ｓ３か
「０」に、Ｓ４ｈい「１」に、ｓ５が「１」に、Ｓ６が
「０」になる。スルト、今度は、偶数番目のカラムにつ
いてはビット線８かｒＱＪに、ビット線Ｂが「１」にな
り、メモリセルに「０」を書込むことのできる電位状態
になる。また、奇数番目のカラムについてはそれとは逆
にメモリセルに「ｌ」を書込むことのできる電位状態に
なる。一方、ワード線選択用ナンド回路ＮＡについては
制御信号Ｓ５が「１」になり、Ｓ６か「０」になるので
、奇数番目のナンド回路ＮＡＩ、ＮＡ３、・・・の出力
信号が「１」になる。
れる。即ち、Ｓｌが「１」に、Ｓｌが「０」に、Ｓ３か
「０」に、Ｓ４ｈい「１」に、ｓ５が「１」に、Ｓ６が
「０」になる。スルト、今度は、偶数番目のカラムにつ
いてはビット線８かｒＱＪに、ビット線Ｂが「１」にな
り、メモリセルに「０」を書込むことのできる電位状態
になる。また、奇数番目のカラムについてはそれとは逆
にメモリセルに「ｌ」を書込むことのできる電位状態に
なる。一方、ワード線選択用ナンド回路ＮＡについては
制御信号Ｓ５が「１」になり、Ｓ６か「０」になるので
、奇数番目のナンド回路ＮＡＩ、ＮＡ３、・・・の出力
信号が「１」になる。
従って、奇数番目のロウが選択されることになり、偶数
番目のカラムについては「０」を、奇数番目のカラムに
ついては「１」をメモリセルに書き込む動作が奇数番目
のロウのすべてにおいて行われる。その結果、第２図に
示すようなチエッカ−ドパターンのデータを一括書込す
ることができる。そして、そのようなデータδ込みが僅
か２回の動作、即ち偶数番目のカラムに書き込む動作（
１回目）と、奇数番目のカラムに書き込む動作（２回目
）によって、行うことができ、−括書込〜をきわめて短
時間に行うことができるものである。従って、テスティ
ング時間の短縮を図ることもできる。
番目のカラムについては「０」を、奇数番目のカラムに
ついては「１」をメモリセルに書き込む動作が奇数番目
のロウのすべてにおいて行われる。その結果、第２図に
示すようなチエッカ−ドパターンのデータを一括書込す
ることができる。そして、そのようなデータδ込みが僅
か２回の動作、即ち偶数番目のカラムに書き込む動作（
１回目）と、奇数番目のカラムに書き込む動作（２回目
）によって、行うことができ、−括書込〜をきわめて短
時間に行うことができるものである。従って、テスティ
ング時間の短縮を図ることもできる。
本実施例においては、制御信号３１〜Ｓ６の内容によっ
て２４即ち１６１！類のパターンの一括書込ができ得る
が、−括書込用ブルダウントランジスタ及びワード線選
択用ナンド回路を制御する制御信号の数を増やすことに
よって一括書込でき得るデータのパターンの種類を増加
させ、また、−括書込するデータパターンをより複雑な
ものにすることも可能である。
て２４即ち１６１！類のパターンの一括書込ができ得る
が、−括書込用ブルダウントランジスタ及びワード線選
択用ナンド回路を制御する制御信号の数を増やすことに
よって一括書込でき得るデータのパターンの種類を増加
させ、また、−括書込するデータパターンをより複雑な
ものにすることも可能である。
（Ｈ，発明の効果）
以上に述べたように、本発明メモリ装置は、制御信号を
受けるとビット線を所定電位にする一括書込用トランジ
スタが各ビット線に対応して設けられ、制御信号を受け
たとき１つのワード線を選択するワード線選択手段が各
ワード線に対応して設けられ、少なくとも複数のメモリ
セルに対して同時に書き込みを行い得るようにされてな
ることを特徴とするものである。
受けるとビット線を所定電位にする一括書込用トランジ
スタが各ビット線に対応して設けられ、制御信号を受け
たとき１つのワード線を選択するワード線選択手段が各
ワード線に対応して設けられ、少なくとも複数のメモリ
セルに対して同時に書き込みを行い得るようにされてな
ることを特徴とするものである。
従って、本発明メモリ装置によれば、所望ビットに対応
した一括書込用トランジスタを制御信号により駆動し旧
つ所望ワード線選択手段に一括書込用ワート信号を供給
することにより任意に選んた−又は複数のカラムに属す
る複数のメモリセルに同時にラインデータを書き込む動
作を何回か行うことにより任意のパターンのデータをメ
モリに迅速に記憶させることができる。
した一括書込用トランジスタを制御信号により駆動し旧
つ所望ワード線選択手段に一括書込用ワート信号を供給
することにより任意に選んた−又は複数のカラムに属す
る複数のメモリセルに同時にラインデータを書き込む動
作を何回か行うことにより任意のパターンのデータをメ
モリに迅速に記憶させることができる。
図面は本発明メモリ装置の一つの実施例を説明するため
のものもので、第１図は回路図、第２図は一括書込デー
タのパターン例を示す図である。 符号の説明 ＭＣ・・・メモリセル、 ＮＡ・・・ワード線選択手段、 ＱＯａ、ＱＯｂ、〜Ｑ３ａ、Ｑ３ｂ ・−・−括書込用
トランジスタ。
のものもので、第１図は回路図、第２図は一括書込デー
タのパターン例を示す図である。 符号の説明 ＭＣ・・・メモリセル、 ＮＡ・・・ワード線選択手段、 ＱＯａ、ＱＯｂ、〜Ｑ３ａ、Ｑ３ｂ ・−・−括書込用
トランジスタ。
Claims (1)
- （１）制御信号を受けるとビット線を所定電位にする一
括書込用トランジスタが各ビット線に対応して設けられ
、制御信号を受けたとき１つのワード線を選択するワー
ド線選択手段が各ワード線に対応して設けられ、少なく
とも複数のメモリセルに対して同時に書き込みを行い得
るようにされてなることを特徴とするメモリ装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293396A JPH01134799A (ja) | 1987-11-20 | 1987-11-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293396A JPH01134799A (ja) | 1987-11-20 | 1987-11-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134799A true JPH01134799A (ja) | 1989-05-26 |
Family
ID=17794222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293396A Pending JPH01134799A (ja) | 1987-11-20 | 1987-11-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134799A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312900A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | Ｒａｍテスト用記録回路 |
| JPH04149900A (ja) * | 1990-10-11 | 1992-05-22 | Sharp Corp | 半導体記憶装置のテスト方法 |
| JPH04232700A (ja) * | 1990-12-28 | 1992-08-20 | Matsushita Electron Corp | 半導体記憶装置 |
| EP1122740A1 (de) * | 2000-02-04 | 2001-08-08 | Infineon Technologies AG | Integrierter Halbleiterspeicher und Verfahren zum Rücksetzen von Speicherzellen eines integrierten Halbleiterspeichers |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292298A (ja) * | 1985-06-18 | 1986-12-23 | Nec Corp | メモリ回路 |
| JPS6260197A (ja) * | 1985-09-11 | 1987-03-16 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-11-20 JP JP62293396A patent/JPH01134799A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292298A (ja) * | 1985-06-18 | 1986-12-23 | Nec Corp | メモリ回路 |
| JPS6260197A (ja) * | 1985-09-11 | 1987-03-16 | Hitachi Ltd | 半導体記憶装置 |
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| JPH0312900A (ja) * | 1989-06-10 | 1991-01-21 | Samsung Electron Co Ltd | Ｒａｍテスト用記録回路 |
| JPH04149900A (ja) * | 1990-10-11 | 1992-05-22 | Sharp Corp | 半導体記憶装置のテスト方法 |
| JPH04232700A (ja) * | 1990-12-28 | 1992-08-20 | Matsushita Electron Corp | 半導体記憶装置 |
| EP1122740A1 (de) * | 2000-02-04 | 2001-08-08 | Infineon Technologies AG | Integrierter Halbleiterspeicher und Verfahren zum Rücksetzen von Speicherzellen eines integrierten Halbleiterspeichers |
| WO2001057873A1 (de) * | 2000-02-04 | 2001-08-09 | Infineon Technologies Ag | Integrierter halbleiterspeicher und verfahren zum rücksetzen von speicherzellen eines integrierten halbleiterspeichers |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
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