JPH04232700A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04232700A JPH04232700A JP2408591A JP40859190A JPH04232700A JP H04232700 A JPH04232700 A JP H04232700A JP 2408591 A JP2408591 A JP 2408591A JP 40859190 A JP40859190 A JP 40859190A JP H04232700 A JPH04232700 A JP H04232700A
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- JP
- Japan
- Prior art keywords
- semiconductor memory
- writing
- address
- semiconductor storage
- checker pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000011156 evaluation Methods 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
その半導体記憶素子評価用データの書込み回路に関する
ものである。
その半導体記憶素子評価用データの書込み回路に関する
ものである。
【０００２】
【従来の技術】従来の半導体記憶装置とその評価方法を
、図２に示す１６ビットの半導体記憶装置を例に取り説
明する。
、図２に示す１６ビットの半導体記憶装置を例に取り説
明する。
【０００３】図２に示すように、半導体記憶素子１〜１
６はそれぞれ、Ｘアドレスデコーダ２５のＸアドレスデ
ータライン１７〜２０とＹアドレスデコーダ２６のＹア
ドレスデータライン２１〜２４に接続されている。
６はそれぞれ、Ｘアドレスデコーダ２５のＸアドレスデ
ータライン１７〜２０とＹアドレスデコーダ２６のＹア
ドレスデータライン２１〜２４に接続されている。
【０００４】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。まず、Ｘアドレスデ
コーダ２５によりＸアドレスデータライン１７にアドレ
ッシング信号が送られ、Ｙアドレスデコーダ２６により
Ｙアドレスデータライン２１にアドレッシング信号が送
られ、Ｘアドレスデータライン１７とＹアドレスデータ
ライン２１の交差する半導体記憶素子１がアドレッシン
グされる。アドレッシングされたと同時に半導体記憶素
子１に対して、ある情報の読みだし、書込みが行われる
。次に上述と同様の方法で半導体記憶素子２がアドレッ
シングされ、アドレッシングされたと同時に半導体記憶
素子２に対して、ある情報の読みだし、書込みが行われ
、このようにして半導体記憶素子１〜１６について読み
だし、書込みが行われる。
ついて、以下その動作を説明する。まず、Ｘアドレスデ
コーダ２５によりＸアドレスデータライン１７にアドレ
ッシング信号が送られ、Ｙアドレスデコーダ２６により
Ｙアドレスデータライン２１にアドレッシング信号が送
られ、Ｘアドレスデータライン１７とＹアドレスデータ
ライン２１の交差する半導体記憶素子１がアドレッシン
グされる。アドレッシングされたと同時に半導体記憶素
子１に対して、ある情報の読みだし、書込みが行われる
。次に上述と同様の方法で半導体記憶素子２がアドレッ
シングされ、アドレッシングされたと同時に半導体記憶
素子２に対して、ある情報の読みだし、書込みが行われ
、このようにして半導体記憶素子１〜１６について読み
だし、書込みが行われる。
【０００５】また、以上のように動作する半導体記憶装
置の評価方法について説明する。半導体記憶装置の評価
を行う場合、一例として半導体記憶素子１，３，６，８
，９，１１，１４，１６に書込みを行い、格子状の模様
のデータ（以下、チェッカーパターンと称す）を形成す
る。 このチェッカーパターンにより、隣会う半導体記憶素子
間で誤書込み、誤読みだしが行われないかを検査するこ
とができる。
置の評価方法について説明する。半導体記憶装置の評価
を行う場合、一例として半導体記憶素子１，３，６，８
，９，１１，１４，１６に書込みを行い、格子状の模様
のデータ（以下、チェッカーパターンと称す）を形成す
る。 このチェッカーパターンにより、隣会う半導体記憶素子
間で誤書込み、誤読みだしが行われないかを検査するこ
とができる。
【０００６】
【発明が解決しようとする課題】しかし、上記従来の半
導体記憶装置では半導体記憶素子１〜１６の評価を行う
場合、１ビットずつ書込みを行い、１ビットずつ読みだ
しを行わなくてはならないため、評価にかかる時間が長
くなるという問題があった。
導体記憶装置では半導体記憶素子１〜１６の評価を行う
場合、１ビットずつ書込みを行い、１ビットずつ読みだ
しを行わなくてはならないため、評価にかかる時間が長
くなるという問題があった。
【０００７】本発明は上記問題を解決するものであり、
半導体記憶素子に短時間で評価用のチェッカーパターン
を書き込むことができる回路を付加し、評価時間を短縮
できる半導体記憶装置を提供することを目的とするもの
である。
半導体記憶素子に短時間で評価用のチェッカーパターン
を書き込むことができる回路を付加し、評価時間を短縮
できる半導体記憶装置を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】上記問題を解決するため
本発明の半導体記憶装置は、アドレスデコーダと半導体
記憶素子間に、前記アドレスデコーダのアドレスライン
と前記半導体記憶素子を切離すと同時に、半導体記憶素
子に半導体記憶素子評価用データを書き込む書込み用信
号ラインを接続する書込み回路を設けたことを特徴とす
るものである。
本発明の半導体記憶装置は、アドレスデコーダと半導体
記憶素子間に、前記アドレスデコーダのアドレスライン
と前記半導体記憶素子を切離すと同時に、半導体記憶素
子に半導体記憶素子評価用データを書き込む書込み用信
号ラインを接続する書込み回路を設けたことを特徴とす
るものである。
【０００９】
【作用】上記構成により、半導体記憶素子評価用データ
を書き込む回路から出力される信号で評価用のデータが
半導体記憶素子に書き込まれるため、従来１ビットずつ
書込みを行っていたときに比較して書込み時間が短縮さ
れ、評価時間が短縮される。
を書き込む回路から出力される信号で評価用のデータが
半導体記憶素子に書き込まれるため、従来１ビットずつ
書込みを行っていたときに比較して書込み時間が短縮さ
れ、評価時間が短縮される。
【００１０】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。なお、従来例の図２と同一の構成には同一の符
号を付して説明を省略する。
明する。なお、従来例の図２と同一の構成には同一の符
号を付して説明を省略する。
【００１１】本発明の半導体記憶装置は、新たに、Ｘア
ドレスデコーダ２５およびＹアドレスデコーダ２６と半
導体記憶素子１〜１６間に、Ｘアドレスデコーダ２５の
アドレスライン１７〜２０およびＹアドレスデコーダ２
６のアドレスライン２１〜２４と半導体記憶素子１〜１
６を切離すと同時に、半導体記憶素子１〜１６に半導体
記憶素子評価用データであるチェッカーパターンを書き
込むチェッカーパターン書込み用信号ライン３０を接続
するチェッカーパターン書込み回路２７を付加している
。このチェッカーパターン書込み回路２７には、アドレ
スライン１７〜２４とチェッカーパターン書込み用信号
ライン３０を切り換える信号を入力するアドレスデータ
ライン切り換え信号入力端子２８と、チェッカーパター
ン書込み用信号ライン３０にチェッカーパターン書込み
信号を入力するチェッカーパターン書込み信号入力端子
２９が設けられている。
ドレスデコーダ２５およびＹアドレスデコーダ２６と半
導体記憶素子１〜１６間に、Ｘアドレスデコーダ２５の
アドレスライン１７〜２０およびＹアドレスデコーダ２
６のアドレスライン２１〜２４と半導体記憶素子１〜１
６を切離すと同時に、半導体記憶素子１〜１６に半導体
記憶素子評価用データであるチェッカーパターンを書き
込むチェッカーパターン書込み用信号ライン３０を接続
するチェッカーパターン書込み回路２７を付加している
。このチェッカーパターン書込み回路２７には、アドレ
スライン１７〜２４とチェッカーパターン書込み用信号
ライン３０を切り換える信号を入力するアドレスデータ
ライン切り換え信号入力端子２８と、チェッカーパター
ン書込み用信号ライン３０にチェッカーパターン書込み
信号を入力するチェッカーパターン書込み信号入力端子
２９が設けられている。
【００１２】以上のように構成された本実施例の半導体
記憶装置について、以下その評価方法を説明する。まず
、アドレスデータライン切り換え信号入力端子２８より
入力された切り換え信号により、たとえば切り換え素子
（図示せず）を駆動して、Ｘアドレスデコーダ２５のア
ドレスライン１７〜２０およびＹアドレスデコーダ２６
のアドレスライン２１〜２４と半導体記憶素子１〜１６
を切離すと同時に、半導体記憶素子１〜１６にチェッカ
ーパターン書込み用信号ライン３０を接続する。次に、
チェッカーパターン書込み信号入力端子２９より入力さ
れたチェッカーパターン書込み信号により半導体記憶素
子１，３，６，８，９，１１，１４，１６に書込みを行
う。この形成された格子状の模様のデータ、すなわちこ
のチェッカーパターンにより、隣会う半導体記憶素子１
〜１６間で誤書込み、誤読みだしが行われないかを検査
することができる。
記憶装置について、以下その評価方法を説明する。まず
、アドレスデータライン切り換え信号入力端子２８より
入力された切り換え信号により、たとえば切り換え素子
（図示せず）を駆動して、Ｘアドレスデコーダ２５のア
ドレスライン１７〜２０およびＹアドレスデコーダ２６
のアドレスライン２１〜２４と半導体記憶素子１〜１６
を切離すと同時に、半導体記憶素子１〜１６にチェッカ
ーパターン書込み用信号ライン３０を接続する。次に、
チェッカーパターン書込み信号入力端子２９より入力さ
れたチェッカーパターン書込み信号により半導体記憶素
子１，３，６，８，９，１１，１４，１６に書込みを行
う。この形成された格子状の模様のデータ、すなわちこ
のチェッカーパターンにより、隣会う半導体記憶素子１
〜１６間で誤書込み、誤読みだしが行われないかを検査
することができる。
【００１３】このように、本実施例によれば、チェッカ
ーパターン書込み回路２７を設けたことにより、従来１
ビットずつ書込みを行っていたときに比較して短時間で
半導体記憶素子１〜１６に評価のための格子状の模様の
データを書き込むことができ、短時間で半導体記憶装置
の評価を行うことができる。
ーパターン書込み回路２７を設けたことにより、従来１
ビットずつ書込みを行っていたときに比較して短時間で
半導体記憶素子１〜１６に評価のための格子状の模様の
データを書き込むことができ、短時間で半導体記憶装置
の評価を行うことができる。
【００１４】なお、本実施例では、半導体記憶素子が１
６ビットの半導体記憶装置を用いているが、他のビット
数の半導体記憶素子の半導体記憶装置を用いてもよい。
６ビットの半導体記憶装置を用いているが、他のビット
数の半導体記憶素子の半導体記憶装置を用いてもよい。
【００１５】
【発明の効果】以上述べたように本発明によれば、評価
用データ書込み回路を設けたことにより、従来と比較し
て短時間で半導体記憶素子に評価のためのデータを書き
込むことができ、短時間で半導体記憶装置の評価を行う
ことができる。
用データ書込み回路を設けたことにより、従来と比較し
て短時間で半導体記憶素子に評価のためのデータを書き
込むことができ、短時間で半導体記憶装置の評価を行う
ことができる。
【図１】本発明の一実施例における半導体記憶装置の概
略構成図である。
略構成図である。
【図２】従来の半導体記憶装置の概略構成図である。
１〜１６ 半導体記憶素子
１７〜２０ Ｘアドレスデータライン２１〜２４
Ｙアドレスデータライン２５ Ｘアドレスデ
コーダ ２６ Ｙアドレスデコーダ
Ｙアドレスデータライン２５ Ｘアドレスデ
コーダ ２６ Ｙアドレスデコーダ
Claims (1)
- 【請求項１】 アドレスデコーダと半導体記憶素子間
に、前記アドレスデコーダのアドレスラインと前記半導
体記憶素子を切離すと同時に、半導体記憶素子に半導体
記憶素子評価用データを書き込む書込み用信号ラインを
接続する書込み回路を設けた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408591A JPH04232700A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2408591A JPH04232700A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04232700A true JPH04232700A (ja) | 1992-08-20 |
Family
ID=18518027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2408591A Pending JPH04232700A (ja) | 1990-12-28 | 1990-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04232700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292298A (ja) * | 1985-06-18 | 1986-12-23 | Nec Corp | メモリ回路 |
| JPH01134799A (ja) * | 1987-11-20 | 1989-05-26 | Sony Corp | メモリ装置 |
-
1990
- 1990-12-28 JP JP2408591A patent/JPH04232700A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292298A (ja) * | 1985-06-18 | 1986-12-23 | Nec Corp | メモリ回路 |
| JPH01134799A (ja) * | 1987-11-20 | 1989-05-26 | Sony Corp | メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146827A (ja) * | 1995-11-29 | 2008-06-26 | Texas Instr Inc <Ti> | 集積回路半導体ランダムアクセス・メモリ装置 |
| JP2001236795A (ja) * | 2000-02-22 | 2001-08-31 | Oki Electric Ind Co Ltd | 半導体メモリ |
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