JPH01135557U - - Google Patents
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- Publication number
- JPH01135557U JPH01135557U JP2888688U JP2888688U JPH01135557U JP H01135557 U JPH01135557 U JP H01135557U JP 2888688 U JP2888688 U JP 2888688U JP 2888688 U JP2888688 U JP 2888688U JP H01135557 U JPH01135557 U JP H01135557U
- Authority
- JP
- Japan
- Prior art keywords
- unit
- bus
- signal
- section
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
第１図はこの考案の実施例を示す構成図、第２
図はこの考案のバス試験部の詳細な構成図、第３
図はこの考案によるバス試験のタイムチヤート、
第４図は従来のマイクロプロセツサを利用した装
置の構成例を示す図である。 図において、１はＣＰＵ部、２Ａ，２Ｂは入出
力部、３はコントロール信号、４はアドレス信号
、５はデータ信号、６はハワー・オン・リセツト
信号、７はバス試験部、８は表示部、９はアンド
回路、１０は単安定発振回路、１１はタツプ付遅
延回路、１２Ａ，１２Ｂはカウンタ回路、１３Ａ
，１３ＢはＪ―Ｋフリツプフロツプ、１４はスイ
ツチ回路、１５Ａ，１５Ｂは３ステートバツフア
回路、１６はセレクタ回路、１７はシーケンス禁
止回路、１８はバストランシーバ、１９はコンパ
レータ回路、２０はラツチ回路、２１は微分回路
、２２はリセツト信号作成回路、２３はステツプ
指示信号、２４，２５，２６は遅延パルス、２７
は試験サイクル信号、２８は入出力切換信号、２
９は転送アクノレツジ信号、３０は微分アクノレ
ツジ信号、３１は保持データ、３２は一致信号、
３３は発振駆動信号、３４はバス試験終了信号、
３５は表示用アドレス信号である。なお、図中同
一あるいは相当部分には、同一符号を付して示し
てある。
図はこの考案のバス試験部の詳細な構成図、第３
図はこの考案によるバス試験のタイムチヤート、
第４図は従来のマイクロプロセツサを利用した装
置の構成例を示す図である。 図において、１はＣＰＵ部、２Ａ，２Ｂは入出
力部、３はコントロール信号、４はアドレス信号
、５はデータ信号、６はハワー・オン・リセツト
信号、７はバス試験部、８は表示部、９はアンド
回路、１０は単安定発振回路、１１はタツプ付遅
延回路、１２Ａ，１２Ｂはカウンタ回路、１３Ａ
，１３ＢはＪ―Ｋフリツプフロツプ、１４はスイ
ツチ回路、１５Ａ，１５Ｂは３ステートバツフア
回路、１６はセレクタ回路、１７はシーケンス禁
止回路、１８はバストランシーバ、１９はコンパ
レータ回路、２０はラツチ回路、２１は微分回路
、２２はリセツト信号作成回路、２３はステツプ
指示信号、２４，２５，２６は遅延パルス、２７
は試験サイクル信号、２８は入出力切換信号、２
９は転送アクノレツジ信号、３０は微分アクノレ
ツジ信号、３１は保持データ、３２は一致信号、
３３は発振駆動信号、３４はバス試験終了信号、
３５は表示用アドレス信号である。なお、図中同
一あるいは相当部分には、同一符号を付して示し
てある。
Claims (1)
- ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ）部と、ＣＰＵ部の制御に基づき動
作する入出力部と、電源を投入した直後にＣＰＵ
部、入出力部内の素子を帰零させる時間中にマイ
クロプロセツサのコントロール・バス及びアドレ
ス・バスの診断を行なうバス試験部と、バス試験
部の出力を表示する表示部とから構成されている
ことを特徴とするマイクロプロセツサバス試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2888688U JPH01135557U (ja) | 1988-03-04 | 1988-03-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2888688U JPH01135557U (ja) | 1988-03-04 | 1988-03-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135557U true JPH01135557U (ja) | 1989-09-18 |
Family
ID=31252614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2888688U Pending JPH01135557U (ja) | 1988-03-04 | 1988-03-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135557U (ja) |
-
1988
- 1988-03-04 JP JP2888688U patent/JPH01135557U/ja active Pending
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