JPH01135560U - - Google Patents
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- Publication number
- JPH01135560U JPH01135560U JP3045988U JP3045988U JPH01135560U JP H01135560 U JPH01135560 U JP H01135560U JP 3045988 U JP3045988 U JP 3045988U JP 3045988 U JP3045988 U JP 3045988U JP H01135560 U JPH01135560 U JP H01135560U
- Authority
- JP
- Japan
- Prior art keywords
- unit
- signal
- circuit
- section
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
第１図はこの考案の実施例を示す構成図、第２
図はこの考案のバス試験部の詳細な構成図、第３
図はこの考案によるバス試験のタイムチヤート、
第４図は従来のマイクロプロセツサを利用した装
置の構成例を示す図である。 図において、１はＣＰＵ部、２Ａ，２Ｂは入出
力部、３はコントロール信号、４はアドレス信号
、５はデータ信号、６はパワー・オン・リセツト
信号、７はバス試験部、８は表示部、９はアンド
回路、１０は単安定発振回路、１１はタツプ付遅
延回路、１２はカウンタ回路、１３Ａ，１３Ｂは
Ｊ―Ｋフリツプフロツプ、１４Ａ，１４Ｂはスイ
ツチ回路、１５Ａ，１５Ｂは３ステートバツフア
回路、１６はセレクタ回路、１７はシーケンス禁
止回路、１８はバストランシーバ、１９はコンパ
レータ回路、２０はラツチ回路、２１は微分回路
、２２はリセツト信号作成回路、２３はステツプ
指示信号、２４，２５，２６は遅延パルス、２７
は試験サイクル信号、２８は入出力切換信号、２
９は転送アクノレツジ信号、３０は微分アクノレ
ツジ信号、３１は保持データ、３２は一致信号、
３３は発振駆動信号である。なお、図中同一ある
いは相当部分には同一符号を付して示してある。
図はこの考案のバス試験部の詳細な構成図、第３
図はこの考案によるバス試験のタイムチヤート、
第４図は従来のマイクロプロセツサを利用した装
置の構成例を示す図である。 図において、１はＣＰＵ部、２Ａ，２Ｂは入出
力部、３はコントロール信号、４はアドレス信号
、５はデータ信号、６はパワー・オン・リセツト
信号、７はバス試験部、８は表示部、９はアンド
回路、１０は単安定発振回路、１１はタツプ付遅
延回路、１２はカウンタ回路、１３Ａ，１３Ｂは
Ｊ―Ｋフリツプフロツプ、１４Ａ，１４Ｂはスイ
ツチ回路、１５Ａ，１５Ｂは３ステートバツフア
回路、１６はセレクタ回路、１７はシーケンス禁
止回路、１８はバストランシーバ、１９はコンパ
レータ回路、２０はラツチ回路、２１は微分回路
、２２はリセツト信号作成回路、２３はステツプ
指示信号、２４，２５，２６は遅延パルス、２７
は試験サイクル信号、２８は入出力切換信号、２
９は転送アクノレツジ信号、３０は微分アクノレ
ツジ信号、３１は保持データ、３２は一致信号、
３３は発振駆動信号である。なお、図中同一ある
いは相当部分には同一符号を付して示してある。
Claims (1)
- ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ Ｕｎｉｔ）部と、ＣＰＵ部の制御に基づき動
作する入出力部と、電源を投入した直後にＣＰＵ
部、入出力部内の素子を帰零させる時間中にマイ
クロプロセツサのバスの診断を行うバス試験部と
、バス試験部の出力を表示する表示部とから構成
されていることを特徴とするマイクロプロセツサ
バス試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045988U JPH01135560U (ja) | 1988-03-08 | 1988-03-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3045988U JPH01135560U (ja) | 1988-03-08 | 1988-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135560U true JPH01135560U (ja) | 1989-09-18 |
Family
ID=31255548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3045988U Pending JPH01135560U (ja) | 1988-03-08 | 1988-03-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135560U (ja) |
-
1988
- 1988-03-08 JP JP3045988U patent/JPH01135560U/ja active Pending
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