JPH01136203A - ディジタル一次ホールド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はサーボ等のアナログ装置に提供される制御電圧
をディジタルに制御するためのディジタル−次ホールド
回路に関する。本発明は、また、ディジタルに制御され
る近似技術を使用して波形を合成するのに有用な回路に
関し、特に厳しい周囲環境においての適用に、並びに長
期間の使用によりアナログ制御装置の延長使用ができな
い場合に、有用である。

［従来の技術］ 従来技術の波形発生器にはアナログ或はディジタル制御
技術を使用したものがある。電圧制御発振器を使用して
アナログ波形を発生するアナログ波形発生器は知られて
いる。しかしながら、電圧制御発振器、並びに他のアナ
ログ素子は電圧のドリフト、極端な周囲温度感度、及び
動作周期（デユーティサイクル）及びエージングととも
に増大する誤差に敏感であった。電圧制御発振器を使用
する波形発生器の一例として米国特許第４，２５１，７
７９号があり、超音波像形成装置に有用な周波数合成装
置及び方法を記載している。

アナログ波形合成装置に関する難点は別にしてディジタ
ルに制御される波形合成装置は代表的には複雑であり、
従って高価であった。例えば、米国特許第４．３２６．
１７３号には合成された周波数が基準周波数に対して非
直線関係を持つフェーズロックループ回路が開示されて
いる。他の例として米国特許第４，６２６，７８７号に
は各段が最終のディジタル周波数の１デイジツトを発生
するＮ個の同一のディジタルモジュール段を有する周波
数合成装置が開示されている。

他の例として、フェーズロックループ回路は一般に広範
囲に変化する周囲環境において周波数を制御するのには
有用でないことが分かった。何故ならば、フェーズロッ
クループはあるシステムにおいて使用するのに適した非
常に短い使用時間のために必要な迅速性でもってその出
力の正確な周波数制御を行なうのに必要な回路の安定性
に欠けるからである。か（して、フェーズロックループ
回路の制限の１つは単独では１つの選択された周波数か
ら他の周波数へ非常に迅速に変化することができないと
いうことである。フェーズロックループ回路に迅速性が
欠ける問題を解決する既知の試みは、米国特許第４．２
５１．７７９号の周波数合成回路に記載されているよう
に、非常に複雑なディジタル処理回路を必要とした。し
かしながら、ディジタル処理がより複雑になるにつれ、
中央処理時間の専用、データ収集及び遅延の問題、並び
にデータ誤差の発生の確率が重要な設計上の配慮となっ
てくる。

［発明が解決しようとする問題点］ 上記制限に加えて、従来技術のディジタル波形合成装置
は電圧のドリフトのようなアナログの発生誤差の強い影
響力、或は過渡データ又は誤差データ入力のようなディ
ジタルの発生誤差を自己補正する能力に欠けていた。

従って、アナログ技術の依存度が低く、従って極端な周
囲環境での適用時に電圧のドリフト、温度感度、及び性
能が最適化できるディジタルに制御される波形合成装置
に対する一般的な要望がある。

また、高速データ処理装置に有用である、かつデータを
収集し、処理するための遅延時間を最小限にする簡単な
設計のディジタルに制御される波形合成装置に対する要
望もある。

また、誤差発生の強い影響力を最小にする自己補正能力
を有する装置に対する要望もある。

また、近似の期間にわたって波形の周波数応答表示を提
供するためのディジタル−次ホールド回路に対する要望
もある。

さらに、非常に複雑なディジタル処理回路を包含するこ
となしに、変化する周波数要件に対する迅速な応答を可
能にするための簡単なディジタルに制御される波形合成
装置及び方法が要望されている。

［問題点を解決するための手段］ 本発明によれば、ある近似の期間にわたっである関数（
機能）の表示をディジタルに制御するためのディジタル
に制御される周波数応答−次ホールド回路及び波形合成
装置が提供される。

本発明の動作によれば、この−次ホールド回路及び波形
発生器は、近似の期間の間、初期条件データ、アップ／
ダウンデータ、及び勾配（傾斜）データを含むディジタ
ルデータ入力信号を受信する。初期条件データはアップ
／ダウンカウンタにロードされ、このアップ／ダウンカ
ウンタは勾配データの値によって決定される速度でかつ
アップ／ダウンデータの値によって決定される方向に計
数データを使用してインクリメントされる。データ収集
遅延を最小にするために、２つの周波数合成器回路が用
意され、一方の周波数合成器回路は計数データを提供し
、その間他方の周波数合成器回路は勾配データを受信し
ている。交互する期間中、他方の周波数合成器回路は計
数データを提供し、その間一方の周波数合成器回路は勾
配データを受信する。その上、複数の隣接する近似期間
をカバーする長期間データ入力信号が主システムの中央
処理装置（ＣＰＵ）の需要を減少させるために提供され
る。

周波数合成器回路はフェーズロックループ、ダウンカウ
ンタ、並びに勾配データによってディジタルに制御され
る関連する論理回路を含む。各フェーズロックループ回
路の出力は基準周波数と位相及び周波数同期させるため
にダウンカウンタを介してフェーズロックループ回路の
入力に結合される。この回路は高速データ処理の適用例
において特に有用であり、一実施例においては制御電圧
をディジタル−アナログ変換器を介して複数のサーボモ
ータに提供するための制御回路として適用されている。

この実施例では、本回路は１６ｍ５（ミリ秒）の期間中
、Ｏから約１６ＫＨｚまでの周波数を有する波形を提供
することができる。この回路は主として複数のシフトレ
ジスタ、２つのフェーズロックループ回路、局部制御回
路、及び複数の論理回路よりなる。

本発明は以下の詳細な説明及び添付図面を参照すること
によって十分に理解されよう。

［実施例］ 第１図を参照すると、第１図には本発明による４つのデ
ィジタル−次ホールド回路のブロック図が示されている
。第１図に示された１次ホールド回路は２つのイメージ
ヤ（撮像又は像形成装置）サーボ及び２つのサウンダサ
ーボに制御信号を提供するための制御システムでの実際
の動作に含まれている。好ましい実施例ではイメージヤ
及びサウンダサーボは地球を観察する衛星（サテライト
）の走査ミラーを移動させるためのシステムにおいて使
用される。このシステムでは、２つのサーボはイメージ
ヤミラーを制御し、また２つのサーボはサウンダミラー
を制御する。イメージヤミラーはこのミラーな北−南方
向に移動させる北−南サーボ並びにこのミラーを東−西
方向に移動させる東−西サーボによって制御される。同
様に、サウンダミラーは２つのサーボ、即ち一方が北−
南方向にミラーを移動させ、他方が東−西方向にミラー
を移動させる２つのサーボによって制御される。

実際に使用した際に、これらサーボはイメージヤ及びサ
ウンダミラーの走査パターンを補正して軌道、位置、及
び傾斜に起因して地球の表面が湾曲し、かつ不連続であ
るという事実、従ってミラーが直線の代りに変化する曲
線を走査しているという事実を補償する。宇宙船に搭載
した実際の動作において、サーボの動作を制御するため
に主システムのマイクロプロセッサを専用することは非
常に好ましくない。それ故、マイクロプロセッサは各ミ
ラーに対する正しい走査曲線を計算し、個々のデータビ
ットを１２８ｍ５の間隔で制御回路に送出する。ディジ
タル−次ホールド回路の１つの目的はこれら近似期間中
にディジタルに知られた適正な走査曲線を正確に近似す
る回路を提供することである。かくして、本発明のディ
ジタル−次ホールド回路によって解決された問題の１つ
はマイクロプロセッサから提供される個々の入力データ
の受信間に滑らかな′、しかも迅速なかつ融通性のある
近似波形を提供するという問題である。

第１図には複数のホールド回路２．２Ａ、２Ｂ及び２Ｃ
が示されている。第１図は前述したサーボのそれぞれ毎
に１つの４つの１次ホールド回路を図示している。本発
明のこの特定の実施例における各ホールド回路は同一で
あるとみなすことができ、従って特に言及しない限り、
以下の説明においてはいずれの回路に対しても同じウェ
イトをおいてい□る。実際の動作において、各−次ホー
ルド回路は制御電圧をサーボ（図示せず）に提供するだ
めに使用される。ホールド回路２はディジタル−アナロ
グ変換器４１からのアナログ制御信号をイメージヤ北−
南サーボに提供する。ホールド回路２Ａはディジタル−
アナログ変換器４２からのアナログ出力をイメージヤ東
−西サーボに提供する。ホールド回路２Ｂはディジタル
−アナログ変換器４３からのアナログ出力をサウンダ北
−南サーボに提供し、またホールド回路２Ｃはディジタ
ル−アナログ変換器４４からのアナログ出力をサウンダ
東−西サーボに提供する。また、第１図にはマイクロプ
ロセッサ（図示せず）からの入力データラインが示され
ている。このマイクロプロセッサから提供されるデータ
は、衛星が地球を走査するときに観察された非直線の走
査ラインを補正する情報を含む。

第１図をさらに参照すると、第１図は複数の１次ホール
ド回路２．２Ａ、２Ｂ及び２Ｃにゲート、ロード、及び
クロック情報を供給する制御回路５を示している。本発
明による１つの制御回路の詳細なブロック図が第６図に
示されている。−次ホールド回路２．２Ａ、２Ｂ及び２
Ｃ内にはそれぞれ勾配シフトレジスタ１Ｏ１ＩＯＡ、Ｉ
ＯＢ及びＩＯＣ並びに初期条件シフトレジスタ１２．１
２Ａ、１２Ｂ及び１２Ｃが含まれている。これらシフト
レジスタはマイクロプロセッサからデータを受信し、ま
た制御回路５に結合され、制御される。４つの勾配シフ
トレジスタ１０．１０Ａ。

１０Ｂ及び１０Ｃの出力には４つの対応するデュアル周
波数合成器回路４．４Ａ、４Ｂ及び４Ｃが結合されてお
り、これらデュアル周波数合成器回路４．４Ａ、４Ｂ及
び４Ｃは２つの周波数合成器をそれぞれ含む。ホールド
回路２は勾配シフトレジスタ１０の出力に結合された周
波数合成器２２及び２４を含む。ホールド回路２Ａは勾
配シフトレジスタＩＯＡの出力に結合された周波数合成
器２２Ａ及び２４Ａを含む。ホールド回路２Ｂは勾配シ
フトレジスタＩＯＢの出力に結合された周波数合成器２
２Ｂ及び２４Ｂを含む、ホールド回路２Ｃは勾配シフト
レジスタ１０Ｃの出力に結合された周波数合成器２２Ｃ
及び２４Ｃを含む。

初期条件レジスタ１２．１２Ａ、１２Ｂ及び１２Ｃの出
力は対応するアップ／ダウンカウンタ回路に結合されて
いる。ホールド回路２において、初期条件シフトレジス
タ１２はその出力がアップ／ダウンカウンタ３２に結合
されている。ホールド回路２Ａにおいて、初期条件シフ
トレジスタ１２Ａはその出力がアップ／ダウンカウンタ
３２Ａに結合されている。ホールド回路２Ｂにおいて、
初期条件シフトレジスタ１２Ｂはその出力がアップ／ダ
ウンカウンタ３２Ｂに結合されている。ホールド回路２
Ｃにおいて、初期条件シフトレジスタ１２Ｃはその出力
がアップ／ダウンカウンタ３２Ｃに結合されている。各
ホールド回路において、アップ／ダウンカウンタはまた
、その１つの入力が制御回路５に結合され、また１つの
入力が対応するデュアル周波数合成器回路に結合されて
いる。かくして、ホールド回路２において、アップ／ダ
ウンカウンタ３２は１つの入力がデュアル周波数合成器
２２及び２４の出力に結合されている。ホールド回路２
Ａにおいて、アップ／ダウンカウンタ３２Ａは１つの入
力がデュアル周波数合成器２２Ａ及び２４Ａの出力に結
合されている。ホールド回路２Ｂにおいて、アップ／ダ
ウンカウンタ３２Ｂは１つの入力がデュアル周波数合成
器２２Ｂ及び２４Ｂの出力に結合されている。

ホールド回路２Ｃにおいて、デュアル周波数合成器２２
Ｇ及び２４Ｃはその出力がアップ／ダウンカウンタ３２
Ｃの１つの入力に結合されている。

アップ／ダウンカウンタのそれぞれはまた、制御回路５
からロード信号を受信する１つの入力を有する。かくし
て、制御回路５はアップ／ダウンカウンタ３２．３２Ａ
、３２Ｂ及び３２Ｇの入力に結合されたロード信号出力
を有する。

制御回路５は周波数合成器２２及び２４．２２Ａ及び２
４Ａ、２２Ｂ及び２４Ｂ、並びに２２Ｇ及び２４Ｇに結
合された制御信号出力を有する。

その上、ホールド回路２において、アップ／ダウンカウ
ンタ３２の出力はディジタル−アナログ変換器４２に結
合されている。ホールド回路２Ａにおいて、アップ／ダ
ウンカウンタ３２Ａの出力はディジタル−アナログ変換
器４２Ａに結合されている。ホールド回路２Ｂにおいて
、アップ／ダウンカウンタ３２Ｂの出力はディジタル−
アナログ変換器４２Ｂに結合されている。ホールド回路
２Ｃにおいて、アップ／ダウンカウンタ３２Ｃの出力は
ディジタル−アナログ変換器４２Ｃに結合されている。

前述したように、各ディジタル−アナログ変換器の出力
はイメージヤ及びサウンダミラーに対して北−南或は東
−西の制御を行なうための対応するサーボに結合されて
いる。

さて、第２図を参照する。この第２図は本発明によるデ
ィジタル制御（ホールド）回路の詳細なブロック図であ
る。第２図には出力がシフトレジスタ１８．２０．２９
、及び５０に結合された制御論理回路６、アップ／ダウ
ンカウンタ６０、デュアル周波数合成器４０、並びにア
ップ／ダウンフリップフロップ９０が示されている。シ
フトレジスタ１８及び２０はマイクロプロセッサ（図示
せず）から入力ディジタルデータを受信する。特に、シ
フトレジスタ１８は初期条件データ及びアップ／ダウン
データを受信し、シフトレジスタ２０は勾配データを受
信する。シフトレジスタ１８はシフトレジスタ５０で終
りとなる複数の直列に接続されたシフトレジスタを含ん
でいてもよい。シフトレジスタ２０はシフトレジスタ２
９で終りとなる複数の直列に接続されたシフトレジスタ
を含んでいてもよい。シフトレジスタ１８の出力はシフ
トレジスタ５０に結合されている。シフトレジスタ１８
は初めに、８つの１６ｍｓの期間の間１２ビットの初期
条件データ及び１ビツトのアップ／ダウンデータを提供
する１０４ビツトの情報を受信する。シフトレジスタ２
０は初めに、８つの１６ｍｓの期間の間８ビットの勾配
データを提供する６４ビツトの情報を受信する。シフト
レジスタ５０は次に処理されるべき初期条件データ及び
アップ／ダウンデータを受信する。シフトレジスタ２９
はデュアル周波数合成器によって次に処理されるべき勾
配データを受信する。シフトレジスタ５０はその出力が
アップ／ダウンデータを受信するアップ／ダウンフリッ
プフロップ９０に、及び初期条件データを受信するアッ
プ／ダウンカウンタ６０に、結合されている。

勾配シフトレジスタ２９はその出力がデュアル周波数合
成器４０に結合されている。このデュアル周波数合成器
４０はフェーズロックループ回路３４、ダウンカウンタ
３０、及びダウンカウンタ３５を含む。勾配シフトレジ
スタ２９の出力はフェーズロックループ回路３４の入力
及びダウンカウンタ３０の入力にそれぞれ結合されてい
る。ダウンカウンタ３０の出力はフェーズロックループ
回路３４の１つの入力に結合されている。フェーズロッ
クループ回路３４にはまた、ディジタル基準周波数（Ｆ
）及び制御論理回路６からの信号が他の入力に供給され
る。フェーズロックループ回路３４はダウンカウンタ３
０からのフィードバックＦ信号を基準周波数信号Ｆの前
線と比較する。

フェーズロックループ回路３４は事実上、基準周波数（
Ｆ）を事実上勾配データ（Ｎ）倍する乗算動作を行ない
、フェーズロックループ回路３４の出力に各１６ｍｓの
期間毎にＦＸＮの速度で計数データを提供する。この計
数データ出力ＦＸＮはカウンタ３５を介してアップ／ダ
ウンカウンタ６０の１つの入力に結合される。出力ＦＸ
Ｎはまた、ダウンカウンタ３０を介してフェーズロック
ループ回路３４にフィードバックされる。ダウンカウン
タ３０は割算回路として作用し、合成器出力に現われた
ときにＦ、即ち基準周波数を示す信号をその出力に発生
する。

さらに第２図を参照すると、アップ／ダウンカウンタ６
０はその入力に、シフトレジスタ５０から初期条件デー
タが、アップ／ダウンフリップフロップ９０からアップ
／ダウンデータが、そしてデュアル周波数合成器４０か
ら勾配データがそれぞれ供給される。

初期条件データはシフトレジスタ５０からアップ／ダウ
ンカウンタ６０にロードされる。アップ／ダウンフリッ
プフロップ９０はアップ／ダウンカウンタ６０をアップ
／ダウンデータによって決定されるアップ又はダウンの
方向にインクリメントさせる。デュアル周波数合成器４
０はその出力にＮに正比例する速度で計数データを提供
する。

ここで、Ｎは勾配データを表わす。かくして、アップ／
ダウンカウンタ６０において初期条件データは１６ｍｓ
の期間にわたりＮ回アップ又はダウン方向にインクリメ
ントされ、初期条件を１６ｍ５の期間にわたりＮ回連続
的に変化させる。アップ／ダウンカウンタ６０の内容が
計数データの受信に応じて変化すると、このアップ／ダ
ウンカウンタ６０の出力に結合されたディジタル−アナ
ログ変換器７０はその出力電圧を対応して連続的に変化
する。かくして、ディジタル−アナログ変換器７０は、
計数データがアップ／ダウンカウンタ６０に提供された
ときに、その出力を、各シフト期間の初めに急激に変化
させるのではなくて１６ｍ５の全期間（１６ｍ５）にわ
たって徐々に変化させる。ディジタル−アナログ変換器
７０はその出力に、前述したようにホールド回路からサ
ーボに提供される制御信号を平滑化する積分器８０が結
合されている。

さて、第７図を参照すると、１２８ｍ５の基本受信期間
及びこれを複数の８つの１６ｍｓの期間に再分割した概
略図が示されている。実際の動作において第１図及び第
２図に示す複数の１次ディジタルホールド回路は第８図
に示すシーケンスに従って動作することになろう。

第８図を参照すると、第１の段階において、マイクロプ
ロセッサは１２８ｍ５毎にデータをデータ制御回路に出
力する。１２８ｍ５は８つのシフト期間に対応する。好
ましい実施例における入力データは８つの１６ｍｓのシ
フト期間中に処理するための１６８の直列ビットの情報
よりなる。各１６ｍｓのシフト期間は、１６ｍｓの期間
当り合計２１ビツト、即ち、１２８ｍ５の受信期間当り
１６８ビツトを、初期条件データに対して１２ビツト使
用し、アップ／ダウンデータに対して１ビツト使用し、
そして勾配データに対して８ビツト使用する。

各１６ｍｓの期間の開始時に、周波数合成器の÷１６カ
ウンタ並びにアップ／ダウンカウンタはロード信号によ
ってリセットされ、データがアップ／ダウンフリップフ
ロップ、アップ／ダウンカウンタ、並びに÷１６カウン
タにロードされるようにする。その後、初期条件データ
、アップ／ダウンデータ、及び勾配データが受信シフト
レジスタ間でシフトされ、最後の受信シフトレジスタに
次に処理されるべきデーアを含ませる。８つのシフト期
間の終了時に、全１６８ビツトのデータは本発明のディ
ジタルホールド回路によって完全に処理される。１２８
ｍ５の受信期間の終了時に、マイクロプロセッサは別の
１６８ビツトデイジタルデータ入力を受信シフトレジス
タに出力する。

さて、第９図を参照する。第９図はサウンダ東−西サー
ボ制御回路に対する入力データ受信サイクル（即ち、ア
ドレッシング）を示す。各サーボに対する逐次アドレッ
シングは第９図の最上部のラインに示されている６７２
μｓ（マイクロ秒）の期間を必要とする。サウンダ東−
西サーボはロード及びシフトサイクルの開始前に設定さ
れる最後の回路である。サウンダ東−西制御回路に対す
るアドレッシングは引続（受信サイクルの最初のシフト
期間の少なくとも７．５　ｍ　ｓ前に完了する。

さて、第１０図を参照する。第１０図はイメージヤ北−
南制御回路、イメージヤ東−西制御回路、サウンダ北−
南制御回路及びサウンダ東−西制御回路に対する入力サ
イクル逐次アドレッシングを示す。これら回路は次の順
序でアドレスされる。イメージヤ北−南制御回路は最初
にアドレスされ、この回路に対するアドレッシングは約
０．６７２ｍ５かかる。イメージヤ東−西制御回路は次
にアドレスされ、マイクロプロセッサからの逐次アドレ
ッシングは約０、（３７２ｍｓかかる。同様に、サウン
ダ北−南制御回路及びサウンダ東−西制御回路に対する
逐次のアドレッシングはそれぞれ０．６７２ｍ５かかる
。逐次アドレッシングはサウンダ東−西制御回路の逐次
アドレッシングで完了する。全体の逐次アドレッシング
サイクルは約２、６　ｍ　ｓかかる。

さて、第１１図を参照する。第１１図は各制御回路に対
する入力データ受信サイクル（即ち、逐次アドレッシン
グ）を構成する０、　６７２　ｍ　ｓサイクルの拡大図
である。サウンダ東−西制御回路に対する逐次アドレッ
シングが第１１図に一例として図示されている。クロツ
ク１信号は４μｓのクロックサイクルを有する。か（し
て、０．６７２ｍ５サイクルは丁度１６８のクロックサ
イクルを含むことになる。第１１図にはまた、０．６７
２ｍ５の期間中、制御回路から種々のシフト回路に供給
される初期条件シフトクロック信号、シフト及び勾配シ
フトクロック信号が示されている。初期条件シフトクロ
ック信号は１０４クロツクサイクルの継続時間を有し、
受信サイクル中９６の初期条件ビット及び８つのアップ
／ダウンビットが受信されるようにしている。勾配シフ
トクロック信号は６４クロツクサイクルの信号よりなり
、６４ビツトの勾配データがマイクロプロセッサから受
信されるようにしている。か（して、０．６７２　ｍ　
ｓのアドレッシングサイクルの終了時に、シフトクロッ
ク信号は直列受信シフトレジスタに初期条件データ、ア
ップ／ダウンデータ、及び勾配データ信号の受信及びシ
フトを生じさせる。

次に、１６ｍｓ毎に生じるシフトサイクルを示す第１２
図を参照する。シフトサイクルの初期部分中、リセット
ゼロ検出信号はアップ／ダウンフリップフロップロード
信号をリセットし、前にシフトされたデータがアップ／
ダウンカウンタにロードされるようにする。８クロック
サイクル期間中、勾配データは受信勾配データシフトレ
ジスタ中を前方にシフトされ、同時期に存在する１３ク
ロツクサイクル期間中、初期条件データは受信初期条件
データレジスタ中を前方にシフトされる。

勾配データのシフトは制御回路から勾配シフト回路に供
給される勾配シフトクロック信号によって生じる。初期
条件は初期条件シフトクロック信号が制御回路から初期
条件シフトレジスタに供給されることによってシフトさ
れる。第１２図に示すシフトサイクルは各１６ｍ５の期
間の初めに繰返される。

第６図は本発明によって使用される前述のクロック、ロ
ード、リセット、及びＣＫＴ信号を提供するための制御
回路の一構成を示す詳細ブロック図である。

再び第２図を参照する。要約すると、第２図は本発明の
一実施例によるディジタル制御回路を示す。実際の動作
において、初期条件データ、アップ／ダウンデータ、及
び勾配データを含む入力データワードはアドレスサイク
ル中、シフトレジスタ１８及びシフトレジスタ２０によ
ってマイクロプロセッサから受信されるであろう。シフ
トレジスタ１８は初期条件データ及びアップ／ダウンデ
ータをシフトレジスタ５０に直列にシフトし、シフトレ
ジスタ２０は勾配データをシフトレジスタ２９に直列に
シフトするであろう。その後、シフトレジスタＳＯは最
初の１６ｍｓ期間の間初期条件をアップ／ダウンカウン
タ６０にロードし、またアップ／ダウンフリップフロッ
プ９０を介してアップ／ダウンカウンタ６０にアップ／
ダウンデータをロードするであろう。シフトレジスタ２
９はデータをデュアル周波数合成器回路に転送するであ
ろう。アップ／ダウンフリップフロップ９０はアップ／
ダウンカウンタ６０がセットされるようにし、デュアル
周波数合成器回路４０から提供される計数データによっ
てアップ又はダウン方向にインクリメントさせるであろ
う。本発明で使用されるアップ／ダウンフリップフロッ
プ９０及び他のフリップフロップは通常のデュアルＤ形
フリップフロップである。

動作において、デュアル周波数合成器回路４０はこのデ
ュアル周波数合成器回路４０に供給される８ビツト勾配
データによって決定される速度で計数データをアップ／
ダウンカウンタ６０に提供するであろう。かくして、デ
ュアル周波数合成器回路４０は１６ｍｓの期間にわたり
クロック信号の形式で２５５ビツトまでがアップ／ダウ
ンカウンタ６０に提供されるようにするであろう。実際
の動作においては、デュアル周波数合成器回路４０の１
つの周波数合成器はｌ　６ｍｓの期間の量計数データが
提供されるようにし、他方の周波数合成器は引続＜　１
６ｍｓの期間の量計数ビットがアップ／ダウンカウンタ
６０に提供されるようにするであろう。その後、２つの
周波数合成器の動作は前後に交互するであろう。従って
、一方の周波数合成器回路がデータ収集のために使用さ
れている間は、他方の周波数合成器回路は計数ビットを
アップ／ダウンカウンタ６０に提供するために使用され
ている。このように、データ収集の遅延は事実上周波数
合成器回路から除去される。

次に、デュアル周波数合成器４０の詳細ブロック図であ
る第３図を参照する。デュアル周波数合成器４０は周波
数合成器２２及び２４とフィードバック結合されたダウ
ンカウンタ１５０及び１６０を含む。簡単にするため、
今後１つの並列の周波数合成器回路のみについて説明す
るが、２つの周波数合成器回路は特に言及しない限り実
質的に同一であるということを理解すべきである。第３
図に示すように、データはデュアル合成器回路のシフト
レジスタ１００で受信される。シフトクロック信号がま
た、シフトレジスタ１００に供給される。

シフトレジスタ１００の出力はシフトレジスタ１８０の
入力に結合される。シフトレジスタ１８０にはまた、他
の入力にクロツク１信号が供給される。シフトレジスタ
１８０の出力はダウンカウンタ１６０に供給される。ク
ロツク１信号はフリップフロップ１２０にも供給される
。フリップフロップ１２０にはその１つの入力にシフト
レジスタ１００からの出力も供給され、またリセット入
力に供給されるリセットゼロ検出信号によってリセット
される。フリップフロップ１２０の出力は、勾配データ
がすべてＯに等しく、初期条件が１６ｍｓの期間の量変
化されないままであるべきであるということを指示する
ときに、フェーズロックループ回路１４０を不作動状態
にするために使用される。フリップフロップ１２０の出
力はフェーズロックループ回路１４０に供給され、この
フェーズロックループ回路１４０は他の入力にダウンカ
ウンタ１６０の出力が供給され、さらに他の入力に好ま
しい実施例ではＩＫＨｚ又は１６ｍ５の期間当り１６サ
イクルである基準周波数Ｆが供給される。実際の動作に
おいて、フェーズロックループ回路１４０はマルチプラ
イヤとして作用し、その出力に、２５５ＫＨｚに対応す
る１６ｍ５の期間当り２５５Ｘ１６ステツプまでであり
得るＦＸＮの周波数信号を提供する。フェーズロックル
ープ回路１４０からのこのＦＸＮ信号出力はＮＡＮＤゲ
ート２００の１つの入力に供給され、かつまたダウンカ
ウンタ１６０の１つの入力に供給される。ダウンカウン
タ１６０はこのＦＸＮ入力信号をＮで割算する。か（し
て、このフィードバック構成の使用によって、フェーズ
ロックループ回路１４０はその出力を値ＦＸＮに固定し
ようとする。ＮＡＮＤゲート２００の他の入力には許容
／抑止信号ＣＫＴ２が供給される。

他方の周波数合成器回路２４の構成は周波数合成器回路
２２に対して説明したのと実質的に同じである。周波数
合成器回路２４の出力はＮＡＮＤゲート１９０に供給さ
れ、このＮＡＮＤゲート１９０の他の入力には許容／抑
止信号ＣＫＴ１が供給される。ＮＡＮＤゲート２０・０
の出力はＮＡＮＤゲート２１０の入力に供給され、この
ＮＡＮＤゲート２１０の他の入力にはＮＡＮＤゲート１
９０の出力が供給される。ＮＡＮＤゲート２１０の出力
はロード信号が他の入力に供給されるダウンカウンタ２
２０に供給される。ダウンカウンタ２２０の出力は第４
図に示すアップ／ダウンカウンタ回路に供給される。ダ
ウンカウンタ２２０はデュアル周波数合成器回路の出力
ＦＸＮを１６で割算し、１６ｍｓの期間中、クロック信
号の形式の勾配データＮによって決定される速度で計数
データを提供する。

次に、デュアル周波数合成器のゲート動作計画を例示す
る第５図を参照する。第５図に示すように、デュアル周
波数合成器のゲート動作計画は１２８ｍ５の受信期間に
合致する。ＣＫＴＩ信号は最初の１６ｍ５の期間中、周
波数合成器２４をプリセットするように動作する。ＣＫ
Ｔ２信号はこの最初の１６ｍｓの期間中、周波数合成器
２２を許容（イネーブル）するように動作する０次の１
６ｍｓの期間中、ＣＫＴＩ信号は周波数合成器２４を許
容するように動作し、他方ＣＫＴ２信号は周波数合成器
２２をプリセットするように動作する。

クロックシフトデータ信号１は各プリセットされた１　
６ｍｓの期間の開始時に周波数合成器２２にデータをシ
フトするように動作する。クロックシフトデータ信号２
は周波数合成器２４に対する各プリセットされた１　６
ｍｓの期間の開始時に周波数合成器２４にデータをシフ
トするように動作する。かくして、第５図に示すように
、シフトデータ１は第１、第３、第５、・・・の１６ｍ
５の期間中、データが周波数合成器２２にシフトされる
ようにする。シフトデータ信号２は第２、第４、第６、
・・・の１６ｍ５の期間中、データが周波数合成器２４
にシフトされるようにする。ＣＫＴＩは周波数合成器２
４に対する許容期間中、周波数合成器２４からデータが
提供されるようにする。ＣＫＴ２は周波数合成器２２に
対する許容期間中、周波数合成器２２からデータが提供
されるようにする。第２図のカウンタ３５、アップ／ダ
ウンカウンタ６０、及びアップ／ダウンフリップフロッ
プ９０に対するロード信号はアップ／ダウンカウンタ６
０における計数データ、アップ／ダウンデータ、及び初
期条件データの処理を同期させる。全体として、第５図
に示すように、シフトデータ信号は約５２μｓ間続く。

リセットゼロ検出信号が第３図のフリップフロップ１１
０及び１２０に供給され、Ｄ形フリップフロップ１１０
及び１２０のリセットを行なう。

第６図は上述のクロックシフト信号、ＣＫＴ信号、及び
ロード信号を提供する制御回路の構成を示す。

次に、第４図を参照する。この第４図はディジタルに制
御される入力をディジタル−アナログ変換器に提供する
ようにアップ／ダウンデータ、初期条件データ、及び勾
配データを処理するのに有用なシフトレジスタ及びアッ
プ／ダウンカウンタを示すものである。

初期条件シフトサイクルの開始時に初期条件データ及び
アップ／ダウンデータを受信するシフトレジスタ４３０
が第４図に示されている。シフトレジスタ４４０もまた
、初期条件シフトサイクル中初期条件データを受信する
。シフトレジスタ４３０は４つの初期条件ビットと１つ
のアップ／ダウンビットを受信し、シフトレジスタ４４
０は８つの初期条件ビットを受信する。シフトレジスタ
４３０の初期条件ビットはアップ／ダウンカウンタ４８
０に供給され、またアップ／ダウンビットはフリップフ
ロップ５１０に供給される。シフトレジスタ４４０から
の４つの初期条件ビットはアップ／ダウンカウンタ４９
０に供給され、またシフトレジスタ４４０の４ビツトは
アップ／ダウンカウンタ５００に供給される。

アップ／ダウンカウンタ５００のアンダフロー出力はア
ンダフローＮＡＮＤゲート４００に供給される。デュア
ル周波数合成器の出力もまた、アンダフローＮＡＮＤゲ
ート４００の他の入力に及びオーバフローＮＡＮＤゲー
ト４２０の１つの入力に供給される。アンダフローＮＡ
ＮＤゲート４００はその出力がＮＡＮＤゲート４７０の
１つの入力に結合されている。アップ／ダウンカウンタ
５００からのオーバフロー出力はオーバフローＮＡＮＤ
ゲート４２０の１つの入力に供給される。

オーバフローＮＡＮＤゲート４２０の出力はＮＡＮＤゲ
ート４６０の他の入力に結合されている。

アップ／ダウンカウンタ５００からのアンダフロー及び
オーバフロー出力は通常「１」である。

リセットゼロ信号はフリップフロップ５１０のクロック
入力に供給され、アップ／ダウンビットはフリップフロ
ップ５１０のデータ入力に供給される。フリップフロッ
プ５１０はプリセット及びクリア入力が接地されている
。フリップフロップ５１０はアップ出力がＮＡＮＤゲー
ト４６０に結合され、ダウン出力がＮＡＮＤゲート４７
０に結合されている。ＮＡＮＤゲート４６０の出力はア
ップ／ダウンカウンタ４８０のアップ入力に結合されて
いる。ＮＡＮＤゲート４７０の出力はアップ／ダウンカ
ウンタ４８０のダウン入力に結合されている。

アップ／ダウンカウンタ４８０からのアンダフロー出力
はアップ／ダウンカウンタ４９０のアンダフロー人力に
結合され、アップ／ダウンカウンタ４８０からのオーバ
フロー出力はアップ／ダウンカウンタ４９０のオーバフ
ロー人力に結合されている。同様に、アップ／ダウンカ
ウンタ４９０からのアップフロー出力はアップ／ダウン
カウンタ５００のアップフロー人力に結合され、アップ
／ダウンカウンタ４９０からのオーバフロー出力はアッ
プ／ダウンカウンタ５００のオーバフロー人力に結合さ
れている。アップ／ダウンカウンタ４８０．４９０及び
５００からの出力はディジタル−アナログ変換器５４０
に並列で結合されている。ディジタル−アナログ変換器
５４０は各１６ｍ５の期間中アップ／ダウンカウンタ４
８０．４９０及び５００からの出力を連続的に受信する
。

アップ／ダウンカウンタ４８０．４９０及び５００のデ
ィジタル値の任意の変化は直ちにディジタル−アナログ
変換器５４０によって感知され、ディジタル−アナログ
変換器５４０のアナログ出力に反映される。ディジタル
−アナログ変換器５４０の出力は積分器５２０に結合さ
れている。積分器５２０の出力は前述したように走査ミ
ラーを制御するサーボに結合されている。

ロード信号はアップ／ダウンカウンタ４８０．４９０及
び５００の入力に供給される。

実際の動作において、第４図に示されたアップ／ダウン
カウンタ及びシフトレジスタは次のように動作する。

初めに、１３ビツト（アップ／ダウンデータを含む）か
らなる初期条件データはシフトレジスタ４３０及び４４
０にシフトされる。シフトレジスタ４３０は４ビツトの
初期条件データと１ビツトのアップ／ダウンデータを得
、シフトレジスタ４４０は８ビツトの初期条件データを
得る。シフトレジスタ４３０は現実には８ビツトシフト
レジスタであるが、しかし好ましい実施例では５ビツト
のみを処理する。

ロード信号に応答して、アップ／ダウンビットはフリッ
プフロップ５１０にロードされ、１２の初期条件ビット
はアップ／ダウンカウンタ４８０．４９０及び５００に
それぞれロードされる。

各アップ／ダウンカウンタは４つのディジタルビットを
受信する。その間、周波数合成器回路はダウンカウンタ
の割算器からの計数データをアップフロー及びオーバフ
ローＮＡＮＤゲートを介してＮＡＮＤゲート４６０及び
４７０に供給している。

「１」のアップ／ダウンビットはダウン方向へのインク
リメントを意味し、一方「Ｏ」のアップ／ダウンビット
はアップ方向へのインクリメントを意味する。かくして
、アップ／ダウンビットが０である場合には、フリップ
フロップ５１０はＮＡＮＤゲート４６０に結合されてい
るそのアップ出力から１信号を提供する。ＮＡＮＤゲー
ト４６０は周波数合成器から計数データ入力を受信する
から、ＮＡＮＤゲート４６０はオン及びオフに作動して
計数データ入力を提供する。同時に、フリップフロップ
５１０のダウン出力はＯであり、ＮＡＮＤゲート４７０
の入力に供給される。フリップフロップ５１０からのＮ
ＡＮＤゲート４７０の入力が０であるので、ＮＡＮＤゲ
ート４７０の出力は計数データ入力にもかかわらず１の
ままである。かくして、アップ／ダウンカウンタ４８０
に対する唯一の計数データ入力はアップ／ダウンカウン
タ４８０のアップ入力に供給されるＮＡＮＤゲート４６
０からの計数データ出力である。かくして、ＮＡＮＤゲ
ート４６０及び４７０はアップ／ダウンカウンタ４８０
を同時にインクリメントせず、一方又は他方のＮＡＮＤ
ゲートがシフトレジスタ４３０からのアップ／ダウン出
力に依存して計数データをアップ／ダウンカウンタ４８
０に提供するということが理解できる。

アップ／ダウンカウンタ４８０，４９０および５００は
１２ビツトまでの初期条件データを前に受信している。

周波数合成器回路から提供される計数データは約１６Ｋ
Ｈｚの周波数応答に対応する１　６ｍｓの期間にわたり
提供される２５５ビツトと同数である。かくして、アッ
プ／ダウンカウンタ４８０．４９０及び５００は任意の
１つの１６ｍ５の期間中、アップ／ダウンデータビット
によって決定される方向（アップ又はダウン）に最大２
５５回インクリメントできる。

オーバフロー及びアンタフロー状態中のアップ／ダウン
カウンタの動作は誤りの発生をさらに少な（するように
本発明によって配慮されている。

アップ／ダウンカウンタ４８０．４９０及び５００はこ
れらアップ／ダウンカウンタ４８０．４９０及び５００
のすべてのビットが１になることなしに２００の新たな
ビットだけがこれらカウンタに加えることができるよう
な初期条件データを含むものと仮定する。さらに、勾配
データは２５５の計数ビットが現１６ｍ５の期間にわた
りアップ／ダウンカウンタ４８０，４９０及び５００に
加えられることを要求すると仮定する。これらの状況の
もとでは、２０１番目のカウンタビットはアップ／ダウ
ンカウンタ４８０をオーバフローさせ、これによりアッ
プ／ダウンカウンタ４９０をオーバフローさせ、従って
アップ／ダウンカウンタ５００をオーバフローさせる。

オーバフローＮＡＮＤゲート４２０のオーバフロー人力
に結合されたアップ／ダウンカウンタ５００からの結果
としてのオーバフロービットは１からＯに変化する。オ
ーバフローＮＡＮＤゲート４２０の出力は、オーバフロ
ー人力がＯに留まるので、１状態に固定する。ＮＡＮＤ
ゲート４６０の両入力は現在１であるのでその出力は０
となり、従ってアップ／ダウンカウンタ４８０には他の
ビットは加えられない。よって、現１６ｍｓの期間の間
アップ／ダウンカウンタ４８０．４９０及び５００には
いかなるビットもさらに供給されない。

アップ／ダウンカウンタ４８０，４９０及び５００がす
べて０になるようにダウン方向にインクリメントされて
おり、追加の計数ビットがこれらアップ／ダウンカウン
タをすべてＯ以下にダウン方向にインクリメントさせる
ように１６ｍｓの期間中提供されている場合に、同様の
動作が生じるであろう。後者の場合に０のアッダフロー
信号はアンダフローＮＡＮＤゲート４００結合され、こ
のＮＡＮＤゲート４００はその出力にＮＡＮＤゲート４
８０に対する一定の１信号を提供する。ＮＡＮＤゲート
４７０に対するダウン入力はインクリメントダウンモー
ドにおいて１であり、計数入力はアッダフローのために
１に留まるから、アップ／ダウンカウンタ４８０に対す
るダウン入力は１６ｍｓの期間の残りの間Ｏである。

誤りを減少させる本発明の追加の特徴はアップ／ダウン
カウンタ４８０．４９０及び５００の動作についての追
加の説明によって理解できょう。

０の初期条件値がシフトレジスタ４３０及び４４０によ
ってアップ／ダウンカウンタ４８０，４９０及び５００
にロードされたと仮定する。また、デュアル周波数合成
器からの計数データによって５の値が１６ｍ５の期間に
アップ／ダウンカウンタ４８０．４９０及び５００にイ
ンクリメントされたと仮定する。この場合には、現１６
ｍｓの期間の終了時にアップ／ダウンカウンタ４８０，
４９０及び５００に現われる初期条件はカウンタ４８０
の０１０１となる。アップ／ダウンカウンタ４８０に提
供される５の計数データは１６ｍｓの期間中等間隔でア
ップ／ダウンカウンタ４８０に提供される。

初期入力データを提供する中央マイクロプロセッサは結
果としての値が５の筈であるという計算を行なっている
ように構成されている。従って、現１６ｍｓの期間の終
了時にアップ／ダウンカウンタ４８０．４９０及び５０
０に提供される次の初期条件データは値５を表わすデイ
ジット、即ちカウンタ４８０の０１０１とカウンタ４９
０及び５００のすべて０１を含むことになる。周波数合
成器回路が１００％正確に動作しなかった場合には、真
の５の値とカウンタ４８０．４９０及び５００に存在す
る実際の値との間に差が生じることになる。しかしなが
ら、この変動の範囲は、各シフト期間の開始時に一回だ
け初期条件をインクリメントする場合と比較すると、シ
フト期間中インクリメントすることによって減少する。

従って、新しい初期条件０１０１がアップ／ダウンカウ
ンタ４８０にロードされると、ディジタル−アナログ変
換器５４０は最小限の電圧の不連続を経験するであろう
。

本発明は低周波数から高周波数へ非常に迅速に周波数応
答を切換えることができるということも理解できる。例
えば、好ましい実施例において、周波数合成器は１６Ｋ
Ｈｚの周波数応答に対応する１６ｍ５の期間当り２５５
までのカウンタビットを提供することができる。

また、入力ディジタルデータに含まれる勾配データを変
化させることによって、本発明は単なる直線関数とは対
照する曲線関数を再構成し、近似するように動作すると
いうことも理解できる。即ち、連続する１　６ｍｓの期
間にわたり勾配データを変化させることによって、ディ
ジタル−アナログ変換器からの出力は最小限の不連続を
持つ曲線関数を表わす。

また、フェーズロックループ回路の出力をダウンカウン
タを介してフェーズロックループ回路の入力にフィード
バックすることによって、かつ再確認された初期条件を
使用することによって、アナログ及びディジタルに生じ
る誤り（誤差）の発生及び強い影響は減じられるという
ことも理解できる。また、データ受信期間、データシフ
ト期間、及びデータビット長は所望の周波数応答波形の
発生を行なうために設計上の配慮によって選択−できる
ということも明らかである。好ましい実施例においては
、期間長及びビットは主ＣＰＵの専用、精度、及び記載
した特定のサーボ制御装置の波形要件間に妥協を与える
ように選択された。

好ましい実施例を例示するために本システムを記載した
が、ここに記載した本システムに対して本発明の範囲内
で種々の変形及び変更がなし得ることはこの分野の技術
者には明らかであろう。

従って、上記記載は単に例示に過ぎないと理解するべき
であり、本発明は特許請求の範囲によってのみ制限され
るべきである。

４、　　の　　な雷日 第１図は勾配°シフトレジスタ、初期条件シフトレジス
タ、デュアル周波数合成器、及びアップ／ダウンカウン
タを示す本発明のシステムの簡単化したブロック図、第
２図は第１図に示すシステムを例示する詳細なブロック
図、第３図は本発明によるデュアル周波数合成器を示す
ブロック図、第４図は本発明による初期条件シフトレジ
スタ及びアップ／ダウンカウンタを、示すブロック図、
第５図はデュアル周波数合成器のゲート動作を示すタイ
ミング図、第６図は本発明に従っ−て使用される制御回
路のブロック図、第７図は８つの１６ｍｓのシフト期間
を有する基本の１２８ｍ５のデータ受信期間を示すタイ
ミング図、第８図は本発明による種々の段階を示す流れ
図、第９図は本発明による入力データ受信タイミングの
波形図、第１０図は本発明による４つのディジタル制御
回路に対するデータ入力サイクルを示す逐次のタイミン
グ図、第１１図は本発明によるデータ受信サイクルを例
示する詳細なタイミング図、第１２図は本発明によるデ
ータシフトサイクルを例示する詳細なタイミング図であ
る。

２．２Ａ、２Ｂ、２Ｃニ一次ホールド回路４．４Ａ、４
Ｂ、４Ｃ：デュアル周波数合成器回路 ５：制御回路 ６：制御論理回路 １０、ＩＯＡ、ＩＯＢ、１０Ｃ：勾配シフトレジスタ １２．１２Ａ、１２Ｂ、１２Ｃ：初期条件シフトレジス
タ １８．５０：初期条件シフトレジスタ ２０．２９：勾配シフトレジスタ ２２．２２Ａ、２２Ｂ、２２Ｃ：デュアル周波数合成器 ２４．２４Ａ、２４Ｂ、２４Ｃ：デュアル周波数合成器 ３０：ダウンカウンタ ３２．３２Ａ、３２Ｂ、３２Ｃニアツブ／ダウンカウン
タ ３４：フェーズロックループ回路 ３５：ダウンカウンタ ４０：デュアル周波数合成器回路 ４２．４２Ａ、　４２Ｂ’、４２Ｃ：ディジタル−アナ
ログ変換器 ６０ニアツブ／ダウンカウンタ ７０：ディジタルーアナログ変換器

Claims (11)

【特許請求の範囲】
1. （１）ある期間中、該期間の開始時の初期条件及び該期
   間の終了時の終了条件を有するアナログ信号のディジタ
   ルに制御される一次近似を実行するための方法において
   、 前記期間の開始時に、前記アナログ信号を表わす入力デ
   ィジタルデータであって、初期条件データ、勾配データ
   及びアップ／ダウンデータを含む入力ディジタルデータ
   を受信する段階と、 前記期間中、前記初期条件データを、前記勾配データに
   よって決定される速度でかつ前記アップ／ダウンデータ
   によって決定される方向にインクリメントして前記終了
   条件の近似を発生する段階とからなることを特徴とする
   方法。
2. （２）ある期間の開始時に、ある波形を表わす入力ディ
   ジタルデータであって、初期条件データ、勾配データ、
   及びアップ／ダウンデータを含む入力ディジタルデータ
   を受信する段階と、 前記勾配データを処理して前記期間中、前記勾配データ
   によって決定される速度で計数データを発生する段階と
   、 前記初期条件データを前記計数データにより前記勾配デ
   ータによって決定される速度でかつ前記アップ／ダウン
   データによって決定される方向にインクリメントして前
   記期間中ディジタル波形を合成する段階 とからなることを特徴とする波形をディジタルに合成す
   る方法。
3. （３）前記入力ディジタルデータが複数の隣接する期間
   を表わしている特許請求の範囲第２項に記載の方法。
4. （４）第１の期間中、第１の周波数制御回路においてか
   つ交互する第２の期間中、第２の周波数制御回路におい
   てディジタル周波数制御データを受信する段階と、 前記第２の期間中、前記第１の回路において前記周波数
   制御データを処理して前記第１の期間の間前記周波数制
   御データによって決定される第１の速度で計数データを
   発生する段階と、 前記第１の期間中、前記第２の回路において前記周波数
   制御データを処理して前記第２の期間の間前記周波数制
   御データによって決定される第２の速度で計数データを
   発生する段階と、 前記第２の期間中、初期条件データを前記計数データに
   より前記第１の速度でインクリメントし、かつ前記第１
   の期間中、前記初期条件データを前記計数データにより
   前記第２の速度でインクリメントし、波形をディジタル
   に合成する段階とからなることを特徴とする波形をディ
   ジタルに合成する方法。
5. （５）初期条件データ、勾配データ、及びアップ／ダウ
   ンデータを含む入力ディジタルデータを受信するための
   第１の手段と、 該第１の手段に結合され、前記勾配データを処理して前
   記勾配データによって決定される速度で計数データを発
   生するための第２の手段と、前記第１及び第２の手段に
   結合され、前記初期条件データを前記計数データにより
   前記勾配データによって決定される速度でかつ前記アッ
   プ／ダウンデータによって決定される方向にインクリメ
   ントするための第３の手段と、 前記第１、第２及び第３の手段に結合され、制御信号を
   提供して前記データの受信、処理、及びインクリメント
   を同期させるための手段 とを具備することを特徴とする波形をディジタルに合成
   するための制御回路。
6. （６）前記第２の手段が、交互する第１及び第２の期間
   中、勾配データをそれぞれ受信するための第１及び第２
   のディジタルに制御されるフェーズロックループ回路を
   含み、 前記第１のフェーズロックループ回路が前記第２の期間
   中、前記計数データを前記第１の期間中に受信した勾配
   データによって決定される速度で発生し、前記第２のフ
   ェーズロックループ回路が前記第１の期間中、前記計数
   データを前記第２の期間中に受信した勾配データによっ
   て決定される速度で発生する特許請求の範囲第５項記載
   のディジタル制御回路。
7. （７）前記第３の手段が複数のアップ／ダウンカウンタ
   を含む特許請求の範囲第５項記載のディジタル制御回路
   。
8. （８）前記第１の手段が複数のシフトレジスタを含む特
   許請求の範囲第５項記載のディジタル制御回路。
9. （９）各フェーズロックループ回路がその入力に、前記
   勾配データ、基準周波数信号、及び該フェーズロックル
   ープ回路の出力の該基準周波数の値を表わすフィードバ
   ックデータが供給される特許請求の範囲第６項記載のデ
   ィジタル制御回路。
10. （１０）ある期間中、該期間の開始時の初期条件及び該
    期間の終了時の終了条件を有するアナログ信号のディジ
    タルに制御される一次近似を行なうための回路において
    、 前記期間の開始時に、初期条件データ、勾配データ、及
    びアップ／ダウンデータを含む入力ディジタルデータを
    受信する受信手段と、 該受信手段に結合され、前記期間中、前記初期条件デー
    タを、前記勾配データによって決定される速度でかつ前
    記アップ／ダウンデータによって決定される方向にイン
    クリメントして前記終了条件を発生する手段 とを具備することを特徴とする制御回路。
11. （１１）予め定められた第１の値に達したときに、前記
    初期条件データをダウン方向にインクリメントすること
    を一時的に停止する手段並びに予め定められた第２の値
    に達したときに、前記初期条件データをアップ方向にイ
    ンクリメントすることを一時的に停止する手段を含む特
    許請求の範囲第１０項記載の制御回路。