JPS5931897B2 - 周波数合成装置 - Google Patents

Description

【発明の詳細な説明】 本発明は周波数合成装置に係り、特に基準周波数に対し
て任意の分波値となる選択された周波数を発生できる装
置に関する。

分周係数Ｎの分周器を使用して、種々の周波数の信号を
発生させることは周知である。

この場合前記分周器は基準周波数の所定数のパルスに対
して１個の出力パルスを発生する。

これら出力パルスの時間隔は比較的一定であるので、こ
れら出力パルスから導出される信号は高いスペクトル純
度をもっている。

しかしながら、この方法では基準周波数の正確な低周波
である周波数のみが発生される３１ また従来、基準周波数の低周波ではない周波数信号はレ
ート・マルチプライヤ（ｒａｔｅ ｍｕｌｔｉｐ−１ｉ
ｅｒ）を用いた周波数源によって発生されていた。

この場合レート・マルチプライヤとしては、例えば、Ｓ
Ｎ７４９７形集積回路パッケージがあり、これは一定数
の入力パルスに対してプログラムされた数の出力パルス
を発生する。

レート・マルチプライヤは基準周波数に対して任意の小
数部をもつ平均周波数の出力パルスを発生する。

しかしながらレート・マルチプライヤの出力パルスは入
力パルスの発生時と一致しなければならないので、連続
した出力パルスの時間隔は一定でなく、その結果出力信
号のスペクトル純度は低い。

また従来、正確な周波数源は、選定された出力周波数を
制御するために位相ロック・ループを使用していた。

しかしながら、これは高価であり、複雑なアナログ回路
を必要とする欠点があった。

したがって、本発明の目的は、基準周波数を任意の値で
除したような任意の周波数の出力信号を発生する装置を
提供することである。

さらに本発明の目的は、出力信号のパルス間隔が変化せ
ず高純度のスペクトルをもち、さらにこれを簡単な回路
で達成できる装置を提供することである。

本発明による周波数合成装置は、一定周波数信号を発生
する基準周波数発生器と、信号消去回路と、分周係数Ｎ
の分周器と、プログラマブル遅延発生器と、アキュムレ
ータより構成される。

その結果、基準周波数の周期に対して計算された値の周
期（前記周期の任意の倍数の周期）をもつ出力パルスが
発生される。

プログラマブル遅延発生器はアキュームレータと結合し
て、補間機能を行ない、各出力パルスの時間隔を等しく
する。

その結果、選択された周波数の出力信号の基本成分は高
純度のスペクトルを有する。

このことは、アキュムレータによって決定される選択さ
れた量だけ、分周器の出力パルスを遅延させることによ
って達成される。

選択された出力周波数は、その出力周波数と基準周波数
との比をまず最初に計算することによって合成される。

この計算された比は基準周波数の複数個の周期として表
わされる出力周波数の周期である。

計算された比の整数部は分周期を制御し該分周器は基準
周波数を選択された出力周波数に近いところの基準周波
数の低調波に低下させる。

アキュムレータは、その中に存在する値と前述した計算
結果の小数部によって定まる増分値とを、クロック信号
に応答して加算し、そして分周器の出力パルスの遅延量
を制御する。

加算値がアキュムレータの蓄積能力値を超えると、信号
消去回路を付勢するキャリイ信号が発生し、その結果基
準発生器からのパルスのうち１個のパルスが伝送を阻止
され、基準周波数の低周波以外の周波数が発生される。

以下図面を用いて本発明を説明する。第１図は本発明の
一実施例による周波数合成装置のブロック図である。

図において、周波数合成装置は、基準発生器１０によっ
て発生された一定基準周波数Ｆｒの任意の分数値の周波
数Ｆｏをもつ出力信号を発生する。

基準発生器１０の出力信号は信号消去回路１２に与えら
れる。

信号消去回路１２は、制御線路２８が付勢されるとき、
その入力端のパルスがその出力端に発生しないように動
作し、また制御線路２８が付勢されないときその入力端
のパルスがその出力端にそのまま発生するように動作す
る。

本発明において使用される信号消去回路は、例えば日本
特願第５０−１１５４１８号（特開昭５１−６０１４８
号公報）にも述べられている。

信号消去回路１２の出力信号は分局係数Ｎの分局器１４
に印加され、これはその入力端にＮ個のパルスが印加さ
れる毎に１個の出力パルスを発生する。

分周器１４の出力信号はプログラマブル遅延発生器１６
に印加される。

プログラマブル遅延発生器１６は以下に詳細に述べるが
、本発明の動作を理解するためには、その入力端の１個
のパルスを基準周波数Ｆｒの１周期を最大として１周期
まで遅延できるものと考えればよい。

プログラマブル遅延発生器１６の遅延量はアキュムレー
タ２６によって発生されたデジタル量によって制御され
る。

アキュムレータ２６は遅延制御バス３０によってプログ
ラマブル発生器１６に接続される。

デジタル割り算器２０は基準周波数Ｆｒと選択された出
力周波数Ｆｏとの比を次式にしたがって計算する。

ｒ −＝ ｎ−Ｘ Ｆ。

ここで、ｎは計算された比の整数部、Ｘは小数部である
。

デジタル割り算器２０は、割り算動作を行ない、そして
計算結果の整数部と小数部とを記憶できる周知の割り算
器を用いればよい。

例えば全動作を達成するためにマイクロプロセサを使用
してもよいし、また外部回路によって達成される割り算
動作の結果を単に受信するだける記憶レジスタを用いて
もよい。

整数部ｎはデータバス２２によって分周器１４に与えら
れ、分周器１４の分周係数をｎにセットする。

小数部Ｘはデータバス２４を介してアキュムレータ２６
に印加され、これはアキュムレータ２６に対する増分値
となる。

アキュムレータ２６がりランク信号を受信すると、これ
はその余分値と増分値とを加算し、新しい加算値を発生
する。

この加算値は遅延制御バス３０を介してプログラマブル
遅延発生器１６を制御する。

加算値がアキュムレータ２６の蓄積能力値を超えるある
期間中に、キャリイ信号がアキュムレータ２６によって
発生される。

このようなオーバーフロー条件が生じた後、加算値の下
位桁の数値はアキュムレータ２６によって保持される。

簡単化のため、アキュムレータ２６の蓄積能外債は１と
する。

プログラマブル遅延発生器１６の出力信号は本発明によ
る周波数合成装置の出力信号であり、またアキュムレー
タ２６に対するクロック信号である。

アキュムレータ２６からのキャリイ信号は制御線路２８
を介して信号消去回路１２に与えられ、その結果キャリ
イ信号が発生するとき、基準発生器１０からのパルスは
信号消去回路１２の出力端に発生しない。

選択された出力周波数Ｆｏは、基準周波数Ｆｒの複数個
の周期として計算される間隔でパルスを発生させること
によって得られる。

分周器１４と信号消去回路１２とは、基準周波数Ｆｒを
選択した低周波に分割して下げることによって、周波数
合成装置の平均出力周波数を制御する。

プログラマブル遅延発生器１６は、基準周波数Ｆｒの１
周期を最大値として、計算された時間だけ各パルスを遅
延させ、その結果選択された平均出力周波数の各パルス
の時間隔を等しくする。

本発明による周波数合成装置の動作を、以下に例をあげ
て説明する。

基準発生器１０の出力である基準周波数Ｆｒは１０ＭＨ
ｚ、選択した出力周波数Ｆθは３ＭＨｚと仮定する。

アキュムレータ２６とプログラマブル遅延発生器１６と
の分解能は４桁で、デジタル割り算器２０は小数点以下
４桁まで計算できるものと仮定する。

またアキュムレータ２６は最初にクリアされているもの
とする。

まず最初に、デジタル割り算機２０は、基準周波数Ｆｒ
と選択された出力周波数ＦＯとの比、３．３３３３を計
算する。

このことは、基準周波数Ｆｒの３．３３３３倍の周期毎
に出力信号のパルスが発生しなければならないことを意
味している。

計算された比の整数部はデータバス２２を介して分周器
１４に与えられ、分周器１４が分周係数３で分周するよ
うセットする。

小数部９．３３３３はデータバス２４を介してアキュム
レータ２６に印加され、アキュムレータ２６の増分値は
０．３３３３に設定される。

アキュムレータ２６から制御線路２８にキャリイ信号が
生じていないので、基準発生器１０からの基準周波数Ｆ
ｒの最初の３個のパルスはそのまま信号消去回路１２を
通過する。

３番目のパルスの出現において、分周器１４の出力端に
１個のパルスが発生する。

そしてアキュムレータの内容値は零であるので、前記パ
ルスは遅延を受けないでプログラマブル遅延発生器１６
を通過し、周波数合成装置の出力パルスとなる。

この出力信号のノぐルスはアキュムレータ２６をクロッ
クする。

そしてアキュムレータ２６はその内容値（零）と増分値
０．３３３３とを加算し、その加算値をＯ，：３３３３
とする。

制御線路２８にはまだキャリイ信号は生じないので、基
準周波数Ｆｒのさらに３個のパルスが信号消去回路１２
を通過し、そして分周器１４の出力端子に第２番日のパ
ルスが生ずる。

この第２番目のパルスは、アキュムレータ２６の内容値
にしたがって、基準周波数Ｆｒの１サイクルの０．３３
３３に等しい期間だけプログラマブル遅延発生器１６に
よって遅らされる。

第２番目の出力パルスはアキュムレータ２６をクロック
する。

したがって、アキュムレータ２６はその内容値０．３３
３３と増分値０．３３３３とを加算して、その加算値を
０．６６６６に上昇させる。

基準周波数Ｆｒのさらに３個のパルスによって分周器１
４の出力端に第３番目のパルスが発生する。

このパルスは、基準周波数Ｆｒの１サイクルの０．６６
６６に等しい期間だけ、プログラマブル遅延発生器１６
によって遅らされる。

この第３番目の出力パルスによって、アキュムレータ２
６は再びクロックされる。

そしてまた第４番目の出力パルスによってアキュムレー
タは再びクロックされる。

このとき、アキュムレータ２６の内容値０．９９９９と
増分値０．３３３３との和は１を超えるので、加算値は
アキュムレータ２６の蓄積能力値を超える。

その結果、アキュムレータ２６からキャリイ信号が生じ
、そしてアキュムレータ２６の内容値は０．３３３２と
なる。

キャリイ信号は信号消去回路１２を付勢し、基準発生器
１０からの次のパルスは消去、即ち分周器１４の入力端
に与えられない。

１個のパルスが消去された後、信号消去回路１２は再び
非付勢状態きなる。

そして基準周波数Ｆｒの連続した３個のパルスが分周器
１４の入力端に生ずる。

そして分周器１４の出力端に生じた５番目のパルスは、
基準周波数Ｆｒの１サイクルのＱ、３３３２に等しい期
間だけプログラマブル遅延発生器１６によって遅らされ
る。

このように、信号消去回路１２と分周器１４とが動作す
ると、分周期１４だけが動作する場合と異なり、基準周
波数Ｆｒの４個のパルスが到来してはじめて分周器１４
の出力端にパルスを生ずる。

信号消去回路１２の動作によって、第４番日゛と第５番
目の出力パルスの間隔はやはり基準周波数Ｆｒの周期の
３１３３３３倍に維持される。

上述した動作はさらに繰り返えされ、周波数合成装置の
出力パルスは基準周波数Ｆｒの周期の３．３３３３倍毎
に連続して発生する。

なお、上述した分局器１４と信号消去回路１２との代わ
りに、アキュムレータ２６からのキャリイ信号に応答し
て分周係数を１だけ変化する分周器を使用してもよい。

デジタル割り算器２０およびアキュムレータ２６は有限
の有効桁をもつので、誤差を生ずる。

上述した例において、プログラマブル遅延発生器１６は
、第５番目のパルスに対して、基準周波数Ｆｒの１サイ
クルの０．３３３３倍の正しい遅延量を与えるのではな
く、０．３３３２倍の遅延量を与える。

このような誤差は無視し得る程度のものであるが、アキ
ュムレータ２６が多数のサイクルにわたって動作し続け
ると、この誤差は累積されて、出力周波数Ｆｏの誤差と
なる。

例えば、上述した例での出力周波数は前記誤差に基づい
て、３ ＭＨｚの所望の出力周波数に対して３０Ｈｚだ
け異なる。

この誤差はデジタル割り算器２０とアキュムレータ２６
との有効桁数を増加することによって、減少させること
ができる。

しかし除去することはできない。

このような有効桁を増大すると、前記誤差はより低速で
累積されてゆき、出力周波数Ｆ。

は選択した出力周波数に近づいてゆく。

第２図は本発明の他の実施例による周波数合成装置のブ
ロック図である。

図示の装置は前述した誤差が累積されるのを防止するも
のである。

図示の装置は第１図の装置とほぼ同様であるが、基準発
生器１０の出力端とアキュムレータ２６のクリア端子と
の間に周波数分周器３２が接続される。

分周器３２は周波数合成装置に対して望まれる基本分解
能Ｆｂによって定まる速度でアキュムレータ２６をクリ
アする。

例えば、ＩＨｚの増分で周波数が合成できるように周波
数合成装置を設計しようとする場合には、分周器３２は
１秒毎にアキュムレータ２６をクリアしなければならな
い。

したがって、アキュムレータ２６を適当な速度でクリア
する信号を発生するために、分周期３２は基準周波数Ｆ
ｒを基本分解能Ｆｂによって分周する。

分周期３２がアキュムレータ２６を周期的に、クリアす
るように接続されるとき、クリア以前に、プログラマブ
ル遅延発生器１６に与えられるデータ中に誤差が導入さ
れるのを防止するために必要なデジタル割り算器２０と
アキュムレータ２６との桁数は、最大出力周波数Ｆｍａ
ｘと基本分解能Ｆｂとの関数となる。

桁数は、プログラマブル遅延発生器１６に加えられる数
値中に誤差が導入される以前に、増分量がアキュムレー
タ２６中でＦｍａｘ／Ｆｂ倍として印加されるように充
分長くなければならない。

周波数分周器３２の分周係数と、デジタル割り算器２０
とアキュムレータの桁数とを上述したように選択するこ
とによって、アキュムレータ２６は、プログラマブル遅
延発生器１６に前述した誤差が導入される瞬前にクリア
される。

第３図は第１図および第２図に示したプログラマブル遅
延発生器の詳細回路図である。

デジタル−アナログ変換器４０は遅延制御線路３０から
デジタル情報を受信し、そしてアキュムレータ２６の内
容値に関連したアナログ電圧を発生する。

このアナログ電圧は比較器４２の一方の入力端に印加さ
れる。

分周器１４の出力信号はトランジスタスイッチ４６のベ
ースおよびインバータ５０に印加される。

電流源４４、トランジスタ・スイッチ４６のコレクタお
よびコンデンサ４８の一方の端子は比較器４２の他方の
入力端に接続される。

トランジスタスイッチ４６のエミッタおよびコンデンサ
４８の他方の端子は接地される。

比較器４２の出力端はＤ形フリップフロップ５２のクロ
ック端子に接続される。

インバータ５０の出力端はフリップフロップ５２のクリ
ア端子に接続され、そしてフリップフロップ５２のＤ入
力端子は１“論理状態に設定される。

分周器１４の出力端からのパルスが存在しないとき（例
えば０“論理状態）、トランジスタスイッチ４６はオン
状態で、電流源４４はコンデンサ４８を充電しない。

同時にフリップフロップ５２のクリア入力端は付勢され
てＱ出力端は０“論理状態を維持する。

分周器１４の出力端にパルス（例えば負パルス）が発生
するとき、トランジスタスイッチ４６はオフとなり、電
流源４４はコンデンサ４８を充電する。

コンデンサ４８の両端子電圧は時間の経過と共に直線的
に増大し、これは比較器４２の他方の入力端に印加され
る。

分周器１４の出力パルスはフリップフロップ５２の’７
１）ア端子を非付勢状態にし、そしてフリップフロップ
５２がそのクワツク端子に位加されるパルスに応答でき
るようにする。

コンデンサ４８の両端子電圧がアナログ・デジタル変換
器４０の電圧に等しくなるとき、比較器４２は出力信号
を発生し、フリップフロップ５２は周波数合成装置の出
力信号となる出力パルスを発生する。

分周器１４の出力パルスを受信した時点とフリップフロ
ップ５２′の出力端に出力パルスが発生する時点との時
間隔は、デジタル・アナログ変換器４０によって発生さ
れる電圧に直線的に比例する。

デジタル・アナログ変換器４０からの最大電圧が基準周
波数Ｆｒの１サイクルの期間に等しい遅延量を発生せし
めるように設計される。

本発明による周波数合成装置は、基準周波数Ｆｏの等間
隔の一連のパルスを発生する。

これらのパルスは周知の技術により、他の波形を発生す
るのに使用できる。

例えば、このパルスをフリツ、プフロツプに印加すれば
１／２の周波数をもつデユーティ・サイクル５０％の方
形波を発生できる。

またかかる方形波を低域フィルタに印加すれば正弦波を
うろこともできる。

【図面の簡単な説明】

第１図は本発明の一実施例による周波数合成装置のブロ
ック図、第２図は本発明の他の実施例による周波数合成
装置のブロック図、第３図は第１゜２図に示したプログ
ラマブル遅延発生器の詳細回路図である。 １０：基準周波数発生器、１２：信号消去回路、１４：
分周器、１６：プログラマブル遅延発生器、２０：デジ
タル割り算器、２６：アキュムレータ、３２：分周器、
４０：アナログ・デジタル変換器、４４：電流源、５２
：フリップフロップ。

Claims (1)

【特許請求の範囲】
1. １ 基準周波数信号を発生する基準周波数発生器と、前
   記基準周波数と出力周波数との比を表わす数値を発生す
   る計算手段と、前記数値のうちの小数部を受信し、そし
   てクロック信号に応答して該小数部を周期的に加算して
   加算値を発生すると共に該加算値が一定値を超したとき
   にキャリイ信号を発生するアキュムレータと、前記キャ
   リイ信号が存在しないときには前記数値のうち整数部に
   等しい数の信号を受信する度毎に、また前記キャリイ信
   号が存在するときには前記数値のうち整数部に１を加算
   した値に等しい数の信号を受信する度毎に出力信号を発
   生する計数回路と、前記加算値に対応した量だけ前記計
   数回路の出力信号を遅延させる遅延発生器と、前記遅延
   発生器の出力信号を前記クロック信号として前記アキュ
   ムレータに印加する手段とより成り、前記遅延発生器の
   出力信号が前記出力周波数を表わす信号となるようにし
   た周波数合成装置。