JPH01136468A - 可変ビットレート画像符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 伝送路へ送り出す情報量に応じて伝送ビットレートを可
変にする画像符号化装置に関し、発生する情報量に応じ
て伝送ビットレートが可変にできるとともに、長時間に
わたってのビットレートの平均値を制御できることを目
的とし、入力データを一旦蓄積して伝送路に送出するバ
ッファメモリと、該バッファメモリの書き込みアドレス
発生回路及び読み出しアドレス発生回路と、該書き込み
アドレス及び読み出しアドレスを入力して該バッファメ
モリのメモリ占有量を算出する回路と、該占有量に対応
するビットレートが所定平均ビットレートより所定値だ
け小さい強制ビットレートよりも大きく且つ該ビットレ
ートの該平均ビットレートに対する差分ビットレートを
フレーム毎に累積した累積値が上限値以上の時は該強制
ビットレートに固定し、それ以外の時は該ビットレート
を伝送ビットレートにするための速度可変クロックを該
読み出しアドレス発生回路に与えるとともに、該累積値
に反比例して量子化特性を変化させる信号を出力するビ
ットレート制御回路とで構成する。

〔産業上の利用分野〕

本発明は画像符号化装置に関し、特に伝送路へ送り出す
情報量に応じて伝送ビットレートを可変にする画像符号
化装置に関するものである。

第６図辷示すように画像符号化装置から伝送さるディジ
タル信号のビットレートが一定（例えば、７６８　Ｋｂ
／ｓ）であると、符号化装置内に用いられるバッファ（
図示せず）の容量が有限である以上（無限であると遅延
時間も無限となってしまう）、第７図に示すように発生
情報量が増大した場合、量子化特性を粗くしたりして発
生する情報量を減少させて伝送する必要がある。このた
め、受信側での復号化された画像の画質が劣化してしま
う。

このため、伝送ビットレートは情報量に応じて可変であ
ることが望ましい。

〔従来の技術〕

かかる可変伝送ビットレートを実現するとすると、第８
図に示すように、基幹回線１００に多数の端末１０１が
接続されているネットワークの場合、リング状の基幹回
線ｌＯＯのビットレートは一定であるが、この基幹回線
１００と各端末１゜１との間の回線のビットレートを可
変にし、各回線の総和を一定にする方式が考えられる。

このようにすると、端末１０１で発生した情報量が増大
しても、これに対応してビットレートを大きくできるの
で、瞬時瞬時の画面の性質によりバースト的に発生する
情報をそのまま伝送することができ受信画像の画質を劣
化させずに済む。

〔発明が解決しようとする問題点〕

このような可変ビットレート画像符号化装置においては
１、ビットレートを増大させた結果、このビットレート
で伝送した情報量に応じた回線使用料が課金されたり、
或いは、基幹回線の規定ビットレートを越えると伝送デ
ータが欠落する端末が出現することを考慮して各端末か
らのスループット（平均ビシトレード）を監視しながら
回線の輻較を未然に防止したり又は影響を最小限に抑え
るための制御が必要である。

従って、本発明は、発生する情報量に応じて伝送ビット
レートが可変にできるとともに、長時間にわたってのビ
ットレートの平均値を制御できる可変ビットレート画像
符号化装置を実現することを目的とする。

〔問題点を解決するための手段〕

第１図は、上記の目的を達成するための本発明に係る可
変ビットレート画像符号化装置の原理図を示し、１は入
力データを一旦蓄積して伝送路に送出するバッファメモ
リ、２はバッファメモリｌの書き込みアドレス発生回路
、３は同じくバッファメモリ１の読み出しアドレス発生
回路、４は該書き込みアドレス及び読み出しアドレスを
入力してバッファメモリｌのメモリ占有量を算出する回
路、５は該占有量に対応するビットレートＲｈが所定平
均ビットレートＲｍより所定値だけ小さい強制ビットレ
ートＲｘよりも大きく且つ該ビットレートＲｈの該平均
ビットレー１−Ｒｍに対する差分ビットレートをフレー
ム毎に累積した累積値Ｓが上限値Ｍａｙ以上の時は該強
制ビットレートＲｘに固定し、それ以外の時は該ビット
レートＲｂを伝送ビットレートにするための速度可変ク
ロックを該読み出しアドレス発生回路３に与えるととも
に、該累積値Ｓに反比例して量子化特性を変化させる信
号を出力するビットレート制御回路である。

〔作　　用〕

第１図に示した本発明に係る可変ビットレート画像符号
化装置において、バッファメモリ１は、書き込みアドレ
ス発生回路２から発生された書き込みアドレスに入力デ
ータを書き込み、読み出しアドレス発生回路３から発生
された読み出しアドレスによりデータを読み出して出力
する。これらの書き込みアドレス及び読み出しアドレス
はバッファメモリ１の占有量を算出する回路４にも送ら
れて読み出しアドレスから書き込みアドレスを引くこと
により占有量が算出される。

このようにして算出されたバッファ占有量はビットレー
ト制御回路５に送られて読み出しアドレス発生回路３に
与えられるクロックを生成する。

以下、このビットレート制御回路５を第２図及び第３図
に示した実線グラフにより説明する。

まず、このビットレート制御回路５には所定のビットレ
ート、即ち割り当てられた平均ピットレー　トＲｍ及び
これより所定値だけ小さい強制ビットレートＲｘが設定
されている。そして、入力したバッファ占有量に対応す
るビットレートＲｈを曲線Ａ（又は曲線Ｂの比例線分）
に従って求める。

一方、求めたビットレートＲｈの値と上記所定平均ビッ
トレートＲｍとの差分ビットレートＲｂ−Ｒｍを求め、
この差分ビットレートをフレーム毎に累積する。そして
、この累積値Ｓに対する上限値Ｍａｘを予め設定してお
く。

そして、ビットレートＲｈと強制ビットレートＲｘとを
比較し、Ｒｂ＞Ｒｘであり、更に上限値Ｍａｘに累積値
Ｓが達したときには第２図の曲線Ｂに示すように伝送ビ
ットレートを強制ビットレートＲｘに固定し、それ以外
の時、即ちＲｂ≦Ｒｘ、又はＲｈ＞Ｒｘで３＜Ｍａｘの
時には、伝送ビットレートをビットレートＲｂ、即ち可
変ビットレートにするためのクロックを発生して読み出
しアドレス発生回路３に与える。

これと同時に、ビットレート制御回路５は、第３図の特
性グラフに示すように累積値Ｓに反比例して量子化特性
を変化させるための信号を発生してベクトル量子化及び
／又はスカラ量子化の特性を粗くして情報量を削減する
。

従って、発生情報量が増大した時、一方では累積値に対
応して量子化特性を劣化させてバッファメモリ１に入力
される情報量を減らし、これでも情報量の増大を抑えら
れないような時には、累積値が上限値Ｍａｘに達した時
点で目標とする所定の平均ビットレートＲｍより低い強
制ビットレートＲｘに固定して伝送ビットレートを抑え
る。また、この時、累積値ＳはＲｍとＲｘとの差の分だ
け減少し、その後の情報量に平均ビットレートＲｍより
高いビットレートを与えることができ、バッファ占有量
が比較的大きい時に平均ビットレートＲｍに伝送ビット
レートが張り付いてしまうことを防止でき細かな制御が
できる。

このようにして設定した平均ビットレートの近傍に伝送
ビットレートを制御することができる。

〔実　施　例〕

以下、本願発明に係る可変ビットレート画像符号化装置
の実施例を説明する。

第４図は、第１図に示した本発明に係る可変ビットレー
ト画像符号化装置に用いられるビットレート制御回路５
の一実施例を示し、図中、５１は、バッファ占有量算出
回路４から与えられるバッファ占有量と累積値Ｓとを入
力し、また、割り当てられた平均ビットレートＲｍと累
積（ｉｓの上限値Ｗａｘ及び下限値Ｍｉｎが設定値とも
コニ予−め与えられたＲＯＭであり、これらの入力を、
第５図に示したプログラムのフローチャートに従って処
理し、出力Ｒｏを発生するものである。５２は出力Ｒ。

をラッチするラッチ回路、５３はラッチ回路５２の出力
とラッチ回路５４の出力とを加算する加算器、５５はラ
ッチ回路５２の出力から、読み出しアドレス発生回路３
へのクロックを発生する読み出しクロック発生回路であ
り、ラッチ回路５２と５４はフレーム毎の制御クロック
を受け、ラッチ回路５４はクリア信号（パワーオンリセ
ット時に累積値Ｓをリセットするための信号）を受ける
ようになっている。５６は第３図に示す特性マツプを記
憶しておりラッチ回路５４の出力値である上記の累積値
Ｓを入力してこの特性マツプにより得られる量子化特性
の信号を上記の制御クロックによって制御されるランチ
回路５７を経て出力するＲＯＭである。

以下、第２図及び第３図に示したグラフ図並びに第５図
のフローチャートを参照して第１図及び第４図に示した
本発明に係る可変ビットレート画像符号化装置について
説明する。

上述したように、バッファメモリ１　（これは、例えば
リングメモリで構成されている）は、書き込みアドレス
発生回路２から発生された書き込みアドレスに入力デー
タを書き込み、読み出しアドレス発生回路３から発生さ
れた読み出しアドレスによりデータを読み出して出力す
る。これらの書き込みアドレス及び読み出しアドレスは
バッファメモリ１の占有量を算出する回路４にも送られ
て読み出しアドレスから書き込みアドレスを引くことに
より占有量が算出されてビットレート制御回路５に送ら
れる。

このビットレート制御回路５には所定のビットレート、
即ち割り当てられた平均ビットレートＲｍ及びこれより
所定値だけ小さい強制ビットレートＲｘが設定されてい
る（第５図のステップＳ１及び５２０）。更には累積値
Ｓの上限値Ｍａｙと下限値Ｍｉｎが設定され、ビットレ
ートの累積値Ｓの初期化が行われる（同ステップＳ２）
。

ここで、後述するように下限値Ｍｉｎは本発明に不可欠
なものではなく、また、累積値Ｓの初期値としては、例
えば＠０″又は長時間に渡る累積結果が与えられる。

次に、算出回路４からのバッファ占有量（ＢＯＣ）を人
力しく同ステップＳ３）、この占有量により決まるビッ
トレートＲｂを計算する（同ステップＳ４）。この計算
は、例えば第２図の曲線Ａに従って、ａＸＢＯｃ（ａは
比例係数）なる式に従って行われる。

次に累積値Ｓを読み込む（同ステップＳ５）。

但し、最初は累積値Ｓは上記の初期値であり、その後は
後述のように前回のフレームの累積値との累積値である
。

この後、本発明に不可欠なルート（実線で示す）として
まず、ビットレートＲｂと強制ビットレートＲｘとの比
較を行う（同ステップＳ６）、この比較の結果、Ｒｈ≦
Ｒｘと判定されれば、伝送ビットレートＲを第２図の実
線曲線Ａに示すようにバッファ占有量に対応したＲｂに
する。これにより、伝送ビットレートＲはＲｈに応じて
変化することとなる。

Ｒｈ＞Ｒｘと判定された場合には、更に累積値Ｓと上限
値Ｍａｙとの比較を行う（同ステップＳ７）。

この結果、Ｓ≧Ｍａｘでなけれれば、即ちＳ＜Ｍａｘで
あれば、上記と同様にバッファ占有量に対応したビット
レートＲｂを伝送ビットレートＲとして決定する（同ス
テップＳ８）、これは、累積値Ｓが上限値Ｍａｙに達す
る前は、より高いビットレートＲｘに強制的に固定する
のはもったいないからである。また、Ｓ≧Ｍａｘであれ
ば、第２図の実線曲線Ｂに示すように伝送レートＲを所
定の平均となるべきビットレートＲｍより所定値だけ小
さい強制ビットレートＲｘに決定する（同ステップＳ９
）。

そして、このようにして決定された伝送ビットレートＲ
から平均ビットレートＲｍを差し引いた値Ｒｏを求める
（同ステップ３１０）、即ち、平均ビットレートＲｍを
Ｏ中心としてこれに対する相対的な正負の数としてＲｏ
を求めている。これは、第２図のグラフにおいてバッフ
ァ占有量に対応するピットレー）Ｒｂをそのまま用いる
とハードウェア規模が大きくなってしまうのを避けるた
めである。

このようにして求めたＲｏはラッチ回路５２（これは必
ずしも設けなくてもよい）を介して加算器５３で前回の
フレームまでの累積値Ｓに加えられてラッチ回路５４に
今回のフレームまでの累積値Ｓ　（＝Ｓ＋Ｒｏ）として
ランチされＲＯＭ５１に入力される。

また、ＲＯＭ５１の出力Ｒｏはラッチ回路５２を介して
読み出しクロック発生回路５５に送られてＲｏに対応し
た速度の読み出しクロックを発生し、読み出しアドレス
発生回路３でバッファメモリ１の読み出しアドレスを発
生させる。

一方、ＲＯＭ５６もＲＯＭ５１と同時に累積値Ｓを人力
しており、ＲＯＭ５６に予め記憶した第３図の特性マツ
プに従って、入力した累積値Ｓに反比例する量子化特性
の信号をラッチ回路５７を介して出力する。この量子化
特性はベクトル量子化器及び／又はスカラ量子化器（図
示せず）に送られて量子化特性を粗密に制御してバッフ
ァメモリｌへの入力情報量を加減する。

このようにすることにより、一方では量子化特性を制御
して入力情報量を調節し以てこれに対応してビットレー
トを抑えることができ、他方では累積値Ｓが上限（ｇＭ
ａｘに達した時にビットレートＲｘに強制的に固定する
ので、ここでもビットレートを抑えることができる。従
って、ビットレートは相乗的に抑えられる。この場合、
強制ビットレートＲｘは平均ビットレートＲｍより低く
設定されているので、強制的にビットレートＲｘに固定
された後は累積値Ｓを減少する方向に働き、従って暫く
の時間が経過すると、その分だけ高いビットレートにす
ることができビットレートＲｘに張り付くことのない柔
軟な制御が実現される。

上記のように、累積値Ｓを用いることにより、小さなハ
ードウェア規模で強制ビットレートＲｘ以下に伝送ビッ
トレートを制御することができる。

この上限値Ｍａｘは通常、“０”に設定されるが、この
場合には、時間平均伝送ビットレートは強制ビットレー
トＲｘ以下に制御されるが、この上限値Ｍａｘをシフト
すると、強制ビットレートＲｘよりも高いか又は低い時
間平均伝送ビットレートが得られることになる。但し、
制御の目的は、割り当てた平均ビットレートＲｍである
から、これよりも離れ過ぎた制御を行うことは好ましく
ない。

上記の説明では、上限値Ｍａｘだけを基準にしたので、
累積値Ｓは上限値Ｍａｙを越えることはなく加算器５３
のハードウェア規模は特に問題にならなかったが、バッ
ファメモリ１への入力情報量が少ない状態が続いた時に
は、累積値Ｓは負の方向にどんどん進んで行ってしまう
ため、処理するビット数が大きくなってしまう。

これを防ぐため、第２図及び第５図に破線で示す実施例
を考慮することが好ましい。

即ち、第５図のステップＳ６でＲｂ≦Ｒｘと判定された
後、累積値Ｓと下限値Ｍｉｎとを比較しく同ステップ５
ｌｌ）、第２図の曲線Ｃに示すように、Ｓ≦Ｍｉｎの時
は伝送ビットレートＲ＝Ｒｍに固定しく同ステップＳ　
１２）　、Ｓ＞Ｍｉｎの時には、伝送ビットレートＲ−
Ｒｈとして可変にする（同ステップＳ８）、このように
して、第２図の破線曲線Ｃのようになる。従って、発生
情報量が少ない状態が継続しても下限値旧ｎを下回るこ
とはない。

この結果、ビットレートＲｏの累積値Ｓは上限値Ｍａｙ
と下限値Ｍｉｎ　との間に常に存在することになる。

但し、このようにバッファメモリ１への人力情報量が少
ない状態が続くことは稀であり、通常は累積値Ｓの下限
値Ｍｉｎまで制御に不可欠であると考える必要はない。

尚、ビットレート制御回路５から出力されるクロックは
読み出しアドレス発生回路２に送られるとともにネット
ワークの基幹回線（第８図の１００）にも伝送速度を示
す基準として通知される。

また、異常な画像入力等によってビットレート制御が追
従できず、バッファメモリｌがオーバーフローするのを
防ぐため、算出回路４から符号化停止信号を発生してコ
マ落とし等の処置を取ることが好ましい。

〔発明の効果〕

以上のように、本発明の可変ビットレート画像符号化装
置によれば、バッファメモリの占有量をビットレートに
変換し、このビットレートと所定の平均ビットレートと
の差分をフレーム毎に累積して、この累積値が少なくと
も上限値を越た時には平均ビットレートよりも低い強制
ビットレートに固定させるとともに累積値に反比例して
量子化特性も変化させたので、各端末に割り当てられた
平均ビットレートに対してより細かく制御することがで
き、回線使用料を正確に認識することができるとともに
、特に累積値の急激な増大を防ぎながら可変ビットレー
ト符号化を行うことができる。

また、平均ビットレートとの差分ビットレートを累積す
るようにしたので、小さなハードウェア規模で容易にビ
ットレートの制御を行うことができる。

【図面の簡単な説明】

第１図は本発明に係る可変ビットレート画像符号化装置
を概念的に示したブロック図、第２図及び第３図は本発
明に係る可変ビットレート画像符号化装置の動作を概念
的に説明するためのグラフ図、 第４図は本発明に係る可変ビットレート画像符号化装置
に用いられるビットレート制御回路の一実施例を示すブ
ロック図、 第５図は第４図に示したＲＯＭ５１に格納されたプログ
ラムのフローチャート図、 第６図は一般的な画像信号伝送系統図、第７図は発生情
報量の変動の様子を示す図、第８図は可変ビットレート
方式が適用されるネットワークの構成図、である。 第１図において、 １・・・バッファメモリ、 ２・・・書き込みアドレス発生回路、 ３・・・読み出しアドレス発生回路、 ４・・・バッファ占有量算出回路、 ５・・・ビットレート制御回路。 図中、同一符号は同−又は相当部分を示す。 第１図 第２図 →累積値Ｓ 量子化萄ノ避マツプ 第３図 じ・外レー日り御口踏の一寅ｔｉＳｆｉＩＩＪ第４図 ＲＯＭ５？のプログラムフローチＹ−ト第５図 第６図 Ｒ間 発生隅板量の変動の様子 第７図

Claims (3)

【特許請求の範囲】
1. （１）入力データを一旦蓄積して伝送路に送出するバッ
   ファメモリ（１）と、 該バッファメモリ（１）の書き込みアドレス発生回路（
   ２）及び読み出しアドレス発生回路（３）と、該書き込
   みアドレス及び読み出しアドレスを入力して該バッファ
   メモリ（１）のメモリ占有量を算出する回路（４）と、 該占有量に対応するビットレート（Ｒｂ）が所定平均ビ
   ットレート（Ｒｍ）より所定値だけ小さい強制ビットレ
   ート（Ｒｘ）よりも大きく且つ該ビットレート（Ｒｂ）
   の該平均ビットレート（Ｒｎ）に対する差分ビットレー
   トをフレーム毎に累積した累積値（Ｓ）が上限値（Ｍａ
   ｘ）以上の時は該強制ビットレート（Ｒｘ）に固定し、
   それ以外の時は該ビットレート（Ｒｂ）を伝送ビットレ
   ートにするための速度可変クロックを該読み出しアドレ
   ス発生回路（３）に与えるとともに、該累積値（Ｓ）に
   反比例して量子化特性を変化させる信号を出力するビッ
   トレート制御回路（５）と、 を備えたことを特徴とする可変ビットレート画像符号化
   装置。
2. （２）前記ビットレート制御回路（５）は、前記占有量
   に対応するビットレート（Ｒｂ）が前記強制ビットレー
   ト（Ｒｘ）以下の時であって前記累積値（Ｓ）が下限値
   （Ｍｉｎ）より大きい時は、該ビットレート（Ｒｂ）に
   するとともに該下限値（Ｍｉｎ）に達した時は該所定平
   均ビットレート（Ｒｍ）に固定するためのクロックを発
   生するものである特許請求の範囲第１項に記載の可変ビ
   ットレート画像符号化装置。
3. （３）前記上限値（Ｍａｘ）が、０である特許請求の範
   囲第１項に記載の可変ビットレート画像符号化装置。