JPH0113657B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタを
用いた遅延信号発生路に関するものである。

エンハンスメント型MOSトランジスタによつ
て構成された回路において、ソース電源（以下
V_SSと呼ぶ）電位からドレイン（以下V_DDと呼ぶ）
電位まで上昇する入力信号が与えられた時に、入
力信号と同振幅の遅延出力信号を得るには、既に
いくつかの方法が例えば特開52−87334等により
提案されている。

これらの方法は、入力信号とその遅延信号及び
ブートストラツプ容量とを用いて、出力信号を駆
動するトランジスタのゲートをV_DD電位以上にも
ちあげることが基本となつている。

従来用いられてきた遅延信号発生回路の一例を
第１図に示す。

プリチヤージ信号Ｐが高電位であり入力信号
φ_INがV_SSの電位にある期間は、V_DDとV_SS間に直列
に接続した２つのトランジスタQ₁₁とQ₁₂によつ
て形成される節点N₁₂は、トランジスタQ₁₁のゲ
ートである節点N₁₀₀に入るプリチヤージ信号Ｐ
によつてプリチヤージされる。また、節点N₁₂を
ドレインとし、V_DDをゲートしたトランジスタ
Q₁₃のソースである節点N₁₄も、トランジスタQ₁₃
を通つてプリチヤージされる。

V_DDとV_SS間に直列に接続した２組のトランジ
スタQ₁₆とQ₁₇，Q₁₈とQ₁₉は、それぞれ節点N₁₅と
出力端子N₁₀₂を形成する。トランジスタQ₁₇と
Q₁₉のゲートは共通の節点N₁₁に接続される。節
点N₁₁とV_SS間に接続したトランジスタQ₁₅は、そ
のゲートである節点N₁₀₀に入るプリチヤージ信
号Ｐによつて節点N₁₁をV_SS電位にする。節点N₁₅
と出力端子N₁₀₂はトランジスタQ₁₇とQ₁₉のゲー
トを接続した節点N₁₂がプリチヤージされている
ためV_SS電位となる。節点N₁₁をソースとし節点
N₁₄をゲートとするトランジスタQ₁₄のドレイン
は入力端子N₁₀₁に接続する。ブートストラツプ
容量Ｃは節点N₁₁と節点N₁₅間に接続される。入
力信号φ_INは入力端子N₁₀₁から遅延回路１０に入
り、該遅延回路１０の出力端子N₁₃はトランジス
タQ₁₃のゲートに接続される。出力端子N₁₀₂には
負荷回路１２が接続される。

さてプリチヤージ信号ＰがV_SS電位まで低下し、
入力信号φ_INが立上つたときの第１図の回路の動
作を説明する。

プリチヤージ後、トランジスタQ₁₃がオフする
ことにより、高インピーダンスとなつている節点
N₁₄は、入力信号φ_INが立上つた時には、入力端
子N₁₀₁と節点N₁₁双方からの容量結合により、プ
リチヤージされた電位からV_DD電位以上に昇圧さ
れる。

したがつて、この時にはトランジスタQ₁₄は十
分にオンし続けるため、節点N₁₁の電位はすみや
かに入力信号φ_INに追随してV_DD電位まで上昇す
る。節点N₁₁の電位が上昇すればトランジスタ
Q₁₆とQ₁₈はオンするが、このときに節点N₁₂の電
位が高くて、トランジスタQ₁₇とQ₁₉もオンして
いるので、節点N₁₅と出力信号φ_OUT1は低電位に保
たれる。このとき、ブートストラツプ容量Ｃは、
その両極に節点N₁₁とN₁₅の電位差をためこむ。
又、このときにトランジスタQ₁₆とQ₁₇及びトラ
ンジスタQ₁₈とQ₁₉を通つてV_DDからV_SSへ直流電
流が流れる。この電流は節点N₁₅及び出力信号
φ_OUT1を低電位におさえておくためだけに流され
るものであり、出力信号φ_OUT1を直接駆動しない。

さて、この後、遅延回路１０により入力信号
φ_INの遅延電位が節点N₁₃にあらわれると、トラ
ンジスタQ₁₂はオンし、節点N₁₂の電位はプリチ
ヤージされた電位からV_SS電位まで低下する。こ
のときトランジスタQ₁₃がオンすることにより節
点N₁₄の電位もV_SS電位まで低下する。したがつ
てトランジスタQ₁₇とQ₁₉及びQ₁₄はオフし、トラ
ンジスタQ₁₆とQ₁₈がオンしているため節点N₁₅と
出力信φ_OUT1の電位は上昇する。節点N₁₅の電位が
上昇することにより、ブートストラツプ容量Ｃ
は、高インピーダンスとなつている節点N₁₁を
V_DD電位以上に昇圧する。その結果トランジスタ
Q₁₈により出力端子N₁₀₂にV_DD電位まで上昇する
出力信号φ_OUT1を得る。

プリチヤージ後、入力信号φ_INが立上つた時の
各節点の動きを第２図に示す。

ここでT₁₁は入力信号φ_INが立上つた時刻、T₁₂
はトランジスタQ₁₂がオンした時刻、T₁₃はトラ
ンジスタQ₁₇とQ₁₉がオフした時刻、T₁₄は出力信
号φ_OUT1がV_DD電位まで上昇し、この回路が信号出
力動作を完了した時刻である。

また、この一連の動作が行なわれる時にこの回
路に流れドレイン電源電流の動きを第３図に示
す。時刻T₁₁から時刻T₁₃まではトランジスタQ₁₆
とQ₁₇及びトランジスタQ₁₈とQ₁₉は共にオンして
おり、この期間にはV_DDからV_SSへ直流電流路が
形成される。この時の直流電流は、時刻T₁₁から
時刻T₁₂まで流れるドレイン電源電流の全てと時
刻T₁₂から時刻T₁₃までに流れるドレイン電源電
流の大部分である。

したがつて負荷回路１２を駆動するために用い
られるドレイン電源電流は、時刻T₁₂から時刻
T₁₃までの一部分及び時刻T₁₃から時刻T₁₄までの
ものであり、この事は、第１図に示した回路が出
力信号をV_DD電位まで駆動するのに必要なドレイ
ン電源電流の内、負荷回路１２を駆動しない直流
電流が、かなりの部分を占めることを示してい
る。そしてドレイン電源電流のかなりの部分が直
流電流として流れてしまうという傾向は、入力信
号φ_INと出力信号φ_OUT1の間に長い遅延時間を必要
とする場合に、いつそう顕著となる。

さて、第１図に示した回路において入力信号
φ_INと出力信号φ_OUT1との間に長い遅延時間を必要
とする場合には、節点N₁₁の電位が入力信号φ_IN
と共に上昇しても、節点N₁₂の電位が高い期間の
出力信号φ_OUT1は負荷回路１２の誤動作につなが
らない電位にまでおさえられていることが必要で
ある。そのためには、V_DD電圧にもよるが、通
常、トランジスタQ₁₉はトランジスタQ₁₈に比し
て５倍以上の能力もしくは大きさが必要となる。
しかもトランジスタQ₁₈の大きさは、負荷回路１
２の負荷の大きさで殆んど一意的に決定されるた
め、負荷回路１２の負荷が大きいものであれば、
トランジスタQ₁₈とQ₁₉の大きさは、この回路を
半導体集積回路上に構成した場合、チツプ上にお
いて大きな面積を占めてしまうことになる。さら
に、トランジスタQ₁₈とQ₁₉が大きくなつた場合
には、そこには大電流が流れるが、その大部分は
出力信号φ_OUT1を駆動しない直流電流なのである。
これらの傾向は負荷が大きくなればなるほど、
又、遅延時間が長くなればなるほど強くなる。
又、これらの傾向は第１図に示した回路に限定さ
れず、ブートストラツプ容量によつてV_DD電圧以
上にもちあげられる節点が、出力駆動用トランジ
スタのゲートに、直接接続されている従来の信号
発生回路において、入出力信号間に長い遅延時間
を必要とし、大きな負荷を駆動する際には、必ず
顕著なものとなつてくるのである。

本発明の目的は、入出力信号間に長い遅延時間
を必要とする場合でも直流電流を小さくおさえ、
大きなトランジスタを必要とせず、しかも重い負
荷に対して十分な駆動能力をもつた遅延信号発生
回路を提供することにある。

本発明は、ブートストラツプ容量によつてV_DD
電位以上に昇圧される第１の節点を、適当なしき
い値をもつデプレツシヨン型MOSトランジスタ
のドレインに接続し、該節点に接続された該ブー
トストラツプ容量端子の対極である第２の節点、
もしくは第２の節点の電位変動と同様の電位変動
を示す第３の節点のいずれかを該デプレツシヨン
型MOSトランジスタのゲートに接続し、該デプ
レツシヨン型MOSトランジスタのソースを第４
の節点として出力信号駆動用エンハンスメント型
MOSトランジスタのゲートに接続することによ
り、第２もしくは第３の節点の電位が低い期間に
のみ第４の節点の電位上昇を制限することによつ
て該期間中の出力信号駆動用トランジスタの能力
を低くし、これにより、ブートストラツプ容量の
両端である第１の節点と第２の節点の間に電位差
をためこんでいる期間で、かつ出力信号のうきあ
がりをおさえている期間に生じる直流電流を減少
させ、その結果、出力信号のうきあがりをおさえ
ているトランジスタの大きさを小さくすることを
可能とし、また、いつたん第２もしくは第３の節
点が上昇を始めて第１の節点がV_DD電位以上に容
量的に昇圧されるならば第４の節点である出力信
号駆動用トランジスタのゲートを急速にV_DD電位
以上に昇圧することのできることを特徴とする。

本発明による遅延信号発生回路の一実施例を第
４図に示す。

この回路は、第１図に示した従来の回路例とく
らべると、入力信号φ_IN、プリチヤージ信号Ｐ、
遅延回路１０、ブートストラツプ容量Ｃ、トラン
ジスタQ₁₁からQ₁₇まで、節点N₁₁からN₁₅まで、
２つの入力端子N₁₀₀，N₁₀₁、これらの相互接続
関係が全く同一であり、従つて、これらの部分の
機能も同一である。

これに加えて、V_DDとV_SS間に直列接続した２
つのトランジスタQ₂₈とQ₂₉によつて出力端子
N₂₀₂を形成し、ここに負荷回路１２を接続する。
さらに、−（V_DD−V_SS）／２程度のしきい電圧を
もつたデプレツシヨン型MOSトランジスタQ₃₀の
ドレインを節点N₁₁に接続し、ゲートを節点N₁₅
に接続し、ソースをトランジスタQ₂₈のゲートで
ある節点N₂₁に接続する。トランジスタQ₂₉のゲ
ートは節点N₁₂に接続する。

なお、ここで用いるエンハンスメント型MOS
トランジスタは、使用状態においてエンハンスメ
ントモードで動作するものであればよく、基板電
位が0Vのときや、電源が投入されていないとき
にデプレツシヨンモードとなるトランジスタであ
つてもかまわない。

さて、プリチヤージ信号ＰがV_SS電位まで低下
し、入力信号φ_INが立上つたときの第４図の本発
明による遅延信号発生回路の動作を説明する。

入力信号φ_INの上昇に伴い、節点N₁₁はV_DD電位
にまで上昇し、トランジスタQ₁₆はオンするが、
このとき節点N₁₂はトランジスタQ₁₁によりプリ
チヤージされて高電位であるのでトランジスタ
Q₁₇もオンしており、その結果節点N₁₅は低電位
に保たれる。したがつて、節点N₁₁の電位がV_DD
電位にまで上昇しても、節点N₁₅と節点N₂₁の電
位差がV_DD−V_SS／２程度になると、トランジスタ Q₃₀がオフすることになり、節点N₂₁はV_DDよりも
低い電位に保たれる。

このときブートストラツプ容量Ｃには節点N₁₁
とN₁₅の電位差がためこまれる。この後、遅延回
路１０の出力をうけてトランジスタQ₁₂がオン
し、節点N₁₂がV_SS電位にまで低下してくると、
トランジスタQ₁₇とQ₂₉はオフし、トランジスタ
Q₁₆によつて節点N₁₅の電位が上昇する。さらに、
節点N₁₁はブートストラツプ容量Ｃにより、容量
的にV_DD電位以上に昇圧される。このときトラン
ジスタQ₃₀は節点N₁₅の電位上昇に伴つてオンし、
節点N₁₁の電位に従つて節点N₂₁をV_DD以上の電位
にもちあげる。その結果、トランジスタQ₂₈は、
出力信号φ_OUT2をV_DD電位まで駆動する。

第４図に示した本発明による実施例の回路にお
いて、プリチヤージ後、入力信号φ_INが立上つた
時の各節点の動きを第５図に示す。

ここでT₂₁は入力信号φ_INが立上つた時刻、T₂₂
はトランジスタQ₁₂がオンした時刻、T₂₃はトラ
ンジスタQ₁₇とQ₂₉がオフした時刻、T₂₄は出力信
号φ_OUT2がV_DD電位まで上昇し、この回路が信号出
力動作を完了した時刻である。

この一連の動作が行なわれる際に、第４図に示
した回路に流れるドレイン電源電流の動きを第６
図に示す。

さて、時刻T₂₁から時刻T₂₃までは、トランジ
スタQ₁₆とQ₁₇及びトランジスタQ₂₈とQ₂₉は共に
オンしており、この期間にはV_DDからV_SSへ直流
電流路が形成される。しかし、デフレツシヨント
ランジスタQ₃₀の働きにより、節点N₂₁の電位は
V_DDよりも低いV_DD−V_SS／２程度になつているので、 この期間のトランジスタQ₂₈の能力は大巾に減少
している。したがつてトランジスタQ₂₈とQ₂₉の
直列回路を通つて流れ直流電流は従来の回路構成
における直流電流に比して著しく小さいものにな
る。

さらに、この期間にのみ、トランジスタQ₂₉
が、出力信号のうきあがりをおさえるために必要
となつているのであるから、トランジスタQ₂₉
は、もはや従来の能力である必要はなく、トラン
ジスタQ₂₈の能力の減少に応じて、その能力及び
大きさを減らすことができるのである。

また、トランジスタQ₃₀をたかだかトランジス
タQ₂₈の半分程度の大きさにして、節点N₂₁にお
ける容量性負荷を駆動するのに十分な能力をもた
せてさえおけば、節点N₂₁は、節点N₁₅の電位上
昇に伴つてすみやかにV_DD電位以上になることが
出来るため、本発明による信号発生回路は従来の
回路に比して何ら遜色のない負荷駆動能力をもつ
ことが出来るのである。これらの特徴を確認する
ために、第４図に示した信号発生回路に対し、
V_DD＝5V，V_SS＝0V，トランジスタQ₃₀のしきい
電圧を−3V、負荷回路１２を10qFの容量という
条件をあてはめて設計を行い、電子計算機を用い
て動作解析を行つた結果、トランジスタQ₂₉は従
来のものの半分以下の大きさで同等のうきあがり
防止効果をあげることが出来、直流電流も、従来
の回路の1/2〜1/3になるという非常に良好な結果
が得られた。

したがつて、本発明による遅延信号発生回路
は、消費電力の削減、使用される素子面積の削
減、直流電流減少に伴う信頼性向上等の特徴をも
ち、高密度半導体集積回路の構成要素として大き
な利点をもつた遅延信号発生回路となる。

そして、本発明による遅延信号発生回路の有効
性は、入出力信号間に長い遅延時間を必要とする
場合、又は大きな負荷を駆動しなければならない
場合、あるいは両者が共存する場合等にいつそう
顕著になるといえる。

本発明による遅延信号発生回路は、第４図に示
した一実施例にのみ限定されるものではない。さ
らに述べると、本発明は、遅延回路１０の形式
や、ブートストラツプ容量によつてV_DD電位以上
に昇圧される節点への入力信号の導入手段が、こ
の有効性の本質的な要素となつているわけではな
い。このことを示すために、本発明による遅延信
号発生回路の、いまひとつの実施例を第７図に示
す。図中Q₄₁〜Q₅₀はエンハンスメント型MOSト
ランジスタ、Q₅₁はデプレツシヨン型MOSトラン
ジスタ、N₄₁〜N₄₅は各節点、N₄₀₀〜N₄₀₁は入出
力端子、φ_OUT3が出力信号である。

この遅延信号発生回路では、第４図に示した実
施例とはちがつて、トランジスタQ₄₃による入力
信号のソースフオロアが、V_DD以上に昇圧される
節点N₄₂への入力信号導入手段となつている。

さらに、トランジスタQ₄₂をオンさせるため
の、入力信号に基づく遅延電位には、この信号発
生回路の出力信号のひとつである節点N₄₄の電位
をフイードバツクして用いている。つまり、トラ
ンジスタQ₄₇とQ₄₈の能力の比を適当に設定して、
入力信号φ_INが立上つた時の節点N₄₂の電位上昇
に伴い、節点N₄₄の電位をうきあがらせることに
よつて、トランジスタQ₄₂をオンさせるのであ
る。第７図に示した、この信号発生回路において
も、直流電流を減少させ、出力信号φ_OUT3のうき
あがりを防いでいるトランジスタQ₅₀の大きさを
小さくすることができるという本発明の有効性は
失われることはない。

また、本発明による遅延信号発生回路において
は、デプレツシヨン型MOSトランジスタのゲー
トは、ブートストラツプ容量の低電位側の電極に
接続される必要はなく、該電極の電位変動と同様
の電位変動を示す節点に接続されるのであれば、
全く同様の効果をあげることができる。

このことを示すために、本発明による遅延信号
発生回路の、いまひとつの実施例を第８図に示
す。図中Q₆₁〜Q₆₉はエンハンスメント型MOSト
ランジスタ、Q₇₀はデプレツシヨン型MOSトラン
ジスタ、N₆₁〜N₆₅は各節点、N₆₀₀〜N₆₀₁は入出
力端子、φ_OUT4は出力信号である。

この遅延信号発生回路では、第４図に示した実
施例とはちがつて、デプレツシヨン型MOSトラ
ンジスタQ₇₀のゲートは、トランジスタQ₆₆とQ₆₇
の直列回路によつて形成される節点N₆₄に接続さ
れており、ブートストラツプ容量Ｃの対極となつ
ている節点N₆₃には接続されていない。この場
合、節点N₆₃の電位変動と節点N₆₄の電位変動が
同様である様に、トランジスタQ₆₆とQ₆₇の能力
の比を設定しさえすれば、この回路においても本
発明による有効性を得ることが出来る。

又、第８図においては、節点N₆₂への入力信号
φ_INの導入手段は、ゲートをV_DDに接続したトラン
ジスタQ₆₃を用いている。この変更は既に述べた
通り、この回路における本発明の有効性に影響を
与えるものではない。

【図面の簡単な説明】

第１図は従来の信号発生回路を示す図、第２図
は第１図に示した回路の動作時の内部波形を示す
図、第３図は第１図に示した回路の動作時のドレ
イン電源電流を示す図、第４図は本発明による信
号発生回路の一実施例を示す、第５図は第４図に
示した回路の動作時の内部波形を示す図、第６図
は第４図に示した回路の動作時のドレイン電流を
示す図、第７図および第８図はそれぞれ本発明に
よる信号発生回路の他の実施例を示す図である。 ここで、Ｐ…プリチヤージ信号、φ_IN…入力信
号、φ_OUT1〜4…出力信号、１０…遅延回路、１２
…負荷回路、Ｃ…ブートストラツプ容量、N₁₀₀，
N₄₀₀，N₆₀₀…プリチヤージ信号入力端子、N₁₀₁，
N₄₀₁，N₆₀₁…入力端子、N₁₀₂，N₄₀₂，N₆₀₂…出
力端子、Q₃₀，Q₅₁，Q₇₀…デプレツシヨンMOS型
トランジスタ、Q₁₁〜Q₆₉…エンハンスメント型
MOSトランジスタ、V_DD…ドレイン電源、V_SS…
ソース電源である。

Claims (1)

【特許請求の範囲】
1. １ 入力信号とプリチヤージ信号を組合せて、入
   力信号から所定の時間おくれでドレイン電源電圧
   以上に昇圧される内部電位をブートストラツプ容
   量を用いて発生させ、この内部電位によつてエン
   ハンスメント型トランジスタを駆動して該エンハ
   ンスメント型トランジスタのソースに入力信号の
   遅延信号を得る遅延信号発生回路において、上記
   内部電位が発生する節点で、かつ上記ブートスト
   ラツプ容量の一端に接続された節点を第１の節点
   とし、この第１の節点をデプレツシヨン型トラン
   ジスタのドレイン又はソースに結合し、該ブート
   ストラツプ容量端子の他端あるいは該他端と同様
   の電位変動を示す第２の節点のいずれかを、該デ
   プレツシヨン型トランジスタのゲートに結合し、
   該デプレツシヨン型トランジスタのソース又はド
   レインを上記エンハンスメント型トランジスタの
   ゲートに結合したことを特徴とする遅延信号発生
   回路。