JPH03296989A - ダイナミック型センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミック型センスアンプに関し、特に低電
圧で動作するダイナミック型センスアンプに関する。

〔従来の技術〕

半導体メモリに用いられるＣＭＯＳダイナミック型セン
スアンプの一例の回路図を第８図に示し、その回路の動
作を説明するために各部信号の波形を第９図に示す。

これは、従来から良く知られている、ごく普通の中間電
位ビット線プリチャージ方式のＣＭＯＳセンスアンプで
あり、１９８９年国際固体素子回路会議の予稿鶏（ｌ５
ＳＣＣ８９Ｄｉｇｅｓｔ、Ｐｐ２４６−２４７）に記載
されている。

第８図に示すようにダイナミック型センスアンプＩＣは
、メモリセルＭＣ対に接続されるビット線ＢＯ，Ｂｌの
信号を入力するスイッチ部２とＣＭＯ８ＦＦ部３とプリ
チャージ部４とを有している。

第９図に示すように、待機中にビット線ＢＯ。

Ｂ１は高レベル■ＣＣの中間レベル■Ｐにプリチャージ
されている。

そしてこの回路チップにアクセスがかかると、まず時点
ｔｏでビット線プリチャージ信号線ＰＢを低レベルにし
てビット線ＢＯ，Ｂｌを浮遊状態にすると共に、時点ｔ
１で外部アドレスに従って多くのワード線の中の１本と
して例えば、ワード線ＷＯが選択される高レベルとなる
。

これにより、メモリセルＭＣに記憶されている情報“０
”がビット線ＢＯに読み出され、スイッチ部２のトラン
スファーゲートＴＧを介してセンスアンプＩＣのノード
線Ｎｏ、Ｎｌに読み出される。

このようにしてビット線ＢＯ，Ｂｌおよびノード線ＮＯ
，Ｎ上に読み出された微小差信号を大振幅信号に増幅す
るのがＰ型ＭＯＳＦＥＴＴＰＯ。

ＴＰＩのフリップフロップ３ＰとＮ型ＭＯ３ＦＥＴＴＮ
Ｏ，ＴＮＩのフリップフロラ１３Ｎで構成されたＣＭＯ
８ＦＦ部３を有するダイナミック型センスアンプＩＣで
ある。

このセンスアンプＩＣはフリップフロップ３Ｐ及び３Ｎ
にそれぞれ接続されたラッチ信号線ＳＡＰ、ＳＡＮ上の
信号により動作が制御される。

また、センスアンプＩＣの動作前の時点ｔ２でトランス
ファゲート信号線ＴＧを低レベルにすることで、ビット
＆ＩＢＯ，ＢｌとセンスアンプＩＣのノード線Ｎｏ、Ｎ
ｌ、すなわちビット線容量ＣＢとセンスアンプ内ノード
線容量ＣＮをスイッチ部２により分離し、センスアンプ
ＩＣの実効負荷容量を小さくしてセンスアンプの高性能
化を達成している。

ラッチ信号線ＳＡＰ、ＳＡＮは、時点ｔ４からそれぞれ
中間レベル■Ｐからメモリセル容量Ｃ８に記憶する高レ
ベル■ＣＣと低レベル（接地電位）にレベル変化し、ま
ず時点ｔ４からｔ５までの間にノード線Ｎｏ、Ｎｌの微
小差信号をｖＣＣおよび接地電位に増幅する。

この後時点ｔ５からトランスファゲート信号線ＴＧを高
レベルに戻して、大振幅に増幅されたノード線ＮＯ，Ｎ
ｌ上の信号ｖｃｃ、ｏをそれぞれビット線ＢＯ，Ｂｌお
よびメモリセルＭＣへ書き込む。

この回路チップが非選択になると選択されていたワード
線ＷＯを時点ｔ７から低レベルに変化させてビット線プ
リチャージ信号線ＰＢを時点ｔ８から高レベルに戻しは
じめ、ｖＣＣおよび接地電位であるビット線ＢＯ，Ｂｌ
とノード線Ｎｏ、Ｎｌを中間レベル■Ｐにプリチャージ
する。

この中間レベルＶＰは、通常、メモリセルへ書き込む高
レベルと低レベルの半分に設定する。従ってこの例では
ＶＰ＝ＶＣＣ／２である。

〔発明が解決しようとする課題〕

以上述べたような従来のダイナミック型センスアンプで
は、電源電圧、すなわちメモリセルへの書込み高レベル
ｖＣＣが低くなるとビット線のプリチャージレベルＶＰ
も比例して低くなる。

このため低電源電圧化に対してはセンスアンプの動作速
度が遅くなり、かつＳ／Ｎ比が悪化して正常動作マージ
ンが極端に少くなるという、今後の低電圧大容量半導体
メモリの技術として用いるにはまことに重大な問題があ
った。

本発明の目的は、低電源電圧化に適したダイナミック型
センスアンプを提供することにある。

〔課題を解決するための手段〕

本発明のダイナミック型センスアンプは、ダイナミック
型半導体メモリセルが複数個に接続される対をなすビッ
ト線に読み出される前記メモリセルからの微小信号を、
トランスファゲートを有するスイッチ部を介して相補入
力信号線に入力して大振幅信号に増幅する中間レベルビ
ット線プリチャージ方式のダイナミック型センスアンプ
において、前記相補入力信号線にそれぞれ昇圧容量を介
してノード線昇圧線を接続するノード線昇圧部を付加し
て構成されている。

また、本発明のダイナミック型センスアンプは、非線形
の昇圧容量を有している。

〔実施例〕

次に本発明の実施例について図面を参照して詳細に説明
する。

第１図は本発明の第１の実施例の回路図であり、第２図
は第１図の回路の動作を説明するために示した各部信号
の波形図である。

本実施例では、第８図に示した従来のダイナミック型セ
ンスアンプ及びメモリセルと同様な所には記号も同じも
のを用いているが、従来例の回路ダイナミック型センス
アンプに加えてノード線昇圧信号線Ｐｕと、その電気特
性が線形な昇圧容量Ｃｕを有するノード線昇圧部５を設
けた点が異っている。

従来例と同様に、メモリセルＭＣが選択される場合を考
える。

まず、時点ｔｏでビット線プリチャージ信号線を低レベ
ルにして時点ｔ１でワード線ＷＯが選別され、微小信号
がメモリセルＭＣからビット線ＢＯに読み出され、同時
にスイッチ部２のトランスファーゲートＴＧを介してノ
ード線ＮＤにも微少信号が伝達される。

そして、ビット線容量ＣＢをセンスアンプから切り離す
ために時点ｔ２でトランスファゲート信号線ＴＧを低レ
ベルにする。ここまでは従来例のセンスアンプＩＣと同
様な動作を行う。

次に、時点ｔ３からノード線昇圧部５のノード線昇圧信
号線Ｐｕを高レベルにスタートさせる。

このとき昇圧容量Ｃｕを介してノード線Ｎ０９Ｎ１のレ
ベルが昇圧される。

すなわち、ノード線Ｎｏ、Ｎｌの寄生容量をＣＮ、プリ
チャージレベルをｖＰ、ノード線昇圧信号線Ｐｕの昇圧
振幅をＶｕとすると、昇圧後のノード線Ｎ１のレベルＶ
ＰＩは、第（１）式に示すここで、Ｃｕ＝ＣＮ、Ｖｕ＝
ＶＣＣ，ＶＰ＝ＶＣＣ／２を想定するとＶＰＩは■ＣＣ
と等しくなる。

このことは、本発明のセンスアンプ１が中間電位プリチ
ャージ方式を用いた従来のセンスアンプＩＣよりも、同
一の供給電源電圧ＶＣＣを考えた場合にセンスアンプの
ノード線に加わる電圧が△ｖＰだけ高くなり、その分さ
らに低電源電圧化が可能になることを示している。

時点ｔ４から後の動作は、ノード線昇圧信号線Ｐｕを時
点ｔ７から低レベルにする以外は従来例と同様である。

ノード線昇圧信号線Ｐｕを低レベルにするタイミングは
、センスアンプのセンス増幅動作が終了した後からビッ
ト線のプリチャージ終了時点ｔ８までであればいつでも
よい。

以上のように本実施例では、センスアンプ１の内部のノ
ード線Ｎｏ、Ｎｌとノード線昇圧信号線Ｐｕを２個の昇
圧容量Ｃｕを介してそれぞれ接続するノード線昇圧部を
有し昇圧信号１ｉＰｕ上の信号によりノード線Ｎｏ、Ｎ
ｌの電位を高くすることで、従来のセンスアンプより低
電源電圧での動作が可能になる。すなわち、低電圧用セ
ンスアンプとじて優れている。

第３図は本発明の第２の実施例を示すダイナミック型セ
ンスアンプの回路図であり、第４図は第３の回路の各部
信号の波形図である。

本実施例のセンスアンプ１ａが第１図の実施例と異なる
のは、カップリング用の昇圧容量に非線形容量Ｃｕａを
用いた点である。

その他の部分と駆動手順は第１図及び第２図に示した第
１の実施例と同様である。

ここでいう非線形容量とは、２つの電極間の電圧の大き
さによってその電極間に存在する容量値が変わるものを
いっており、例えば、ＭＯＳキャパシタなどである。

ここでは、印加電圧Ｖｉと容量値Ｃｉの関係が、Ｃｉ　
＝ＡＶ　ｉである場合を想定して以下の説明を行う。

前述の実施例で説明したようにワードｍｗｏが選択され
、メモリセルＭＣの記憶情報（ここでは、“０”を過程
）をビット線ＢＯ上に読み出してスイッチ部２のトラン
スファゲート信号線ＴＧを低レベルにした後、ノード線
昇圧信号線Ｐｉを高レベルにする。このとき、ノード線
Ｎｏ、Ｎｌの電位はそれぞれの初期電位（ＶＰ−Δ■１
）。

ｖｐに比例して大きくなる。

これは昇圧容量Ｃｕａの大きさく容量値）がそれの両電
極間の電圧に比例して変化するためである。

従って、昇圧後のノード線Ｎｏ、Ｎｌの電位差、すなわ
ち差信号Δ■２は初期の値ΔＶ１より大きく、信号増幅
されたことになる。

このことは、センスアンプ１ａのＳ／Ｎが向上し安定動
作をもたらすとともに、その動作マージンも大きくなる
ことを示している。

時点ｔ５から後の動作は第１図に示した第１の実施例と
同様である。

以上のように本実施例では、センスアンプｌａのノード
線Ｎｏ、Ｎｌに接続するノード線昇圧部５ａの昇圧容量
を非直線性容量にして、昇圧信号線Ｐｕ上の信号により
ノード線Ｎｏ、Ｎｌの電位を高くすることで、ノード線
Ｎｏ、Ｎ１間の差信号をも増幅することができ、従来の
センスアンプよりもさらに低電源電圧での動作が可能に
なると共に、センスアンプの正常動作マージンをも大き
くすることが可能である。

第５図は本発明の第３の実施例を示すダイナミック型セ
ンスアンプの回路図であり、第６図はこの第５図の各部
信号の波形図である。

本実施例のダイナミック型センスアンプ１ｂが第１図の
実施例と異なるのは、ダイナミック型センスアンプ１の
ＣＭＯ５ＦＦ部３のうちのフリップフロップ３Ｐをスイ
ッチ部２よりビット線ＢＯ，Ｂｌ側に配置した点である
。

こうすることにより、センスアンプ１ｂの内部のノード
線Ｎｏ、Ｎｌの寄生容量ＣＮａが前述した本発明の第１
〜第２の実施例の容量ＣＮよりも小さくなるため、昇圧
容量Ｃｕをその分、小さくすることが可能になる。

すなわち、回路の小型化が可能である。

ただし、フリップフロップ３ＰのＰ型ＭＯＳＦＥＴ用の
ラッチ信号線ＳＡＰ上の信号発生は、トランスファゲー
ト信号線ＴＧを時点ｔ５から高レベルにスタートしてノ
ード線Ｎｏ、Ｎｌ上の増幅された信号が時点ｔ２からビ
ット線ＢＯ，Ｂｌに書き込まれた後に行われ、高レベル
側ビット線の電位を■ＣＣレベルまで高くする効果があ
る。

第７図は本発明の第４の実施例の動作を説明するための
第１図の各部信号の波形図である。

本実施例は第１図の実施例と異なるのは、同一回路に供
給するノード線昇圧信号線Ｐｕａ上の昇圧信号の極性を
変えた点である。

すなわち、他の実施例ではトランスファゲート信号線Ｔ
Ｇを時点ｔ２から低レベルにした後に、昇圧信号線Ｐｕ
を時点ｔ３から高レベルに変化させはじめてノード線Ｎ
Ｏ，Ｎｌの電位を高くしていたのに対し、本実施例では
昇圧信号線Ｐｕａを時点ｔ３から低レベルにしてノード
線Ｎｏ、Ｎｌの電位を低くするのである。

こうすることにより第１図に示した実施例と得られる効
果は同じであるが、昇圧線Ｐｕａの昇圧信号をトランス
ファゲート信号線ＴＧ上の信号と同じにすることも可能
になり、信号の種類を少くすることができる。

また、昇圧容量Ｃｕをトランスファゲート信号線ＴＧの
近くに配置させ、その信号線ＴＧと昇圧信号線Ｐｕａを
１本化することも可能である。

〔発明の効果〕

本発明のダイナミック型センスアンプは、センスアンプ
内のノード線にカップリング用の昇圧容量を介して昇圧
するノード線昇圧部を設けてノード線の電位を変えるこ
とで、センスアンプの低電圧動作を可能にすることがで
きる。

また、このカップリング昇圧容量の特性を非線形とする
ことで、センスアンプに取り込まれた微小差信号をカッ
プリング動作により増幅でき、センスアンプのＳ／Ｎを
向上させる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の回路の動作を説明するために示した各部信号の
波形図、第３図及び第５図はそれぞれ本発明の第２及び
第３の実施例を示す回路図、第４図及び第６図はそれぞ
れ第３図及び第５図に示した回路の動作を説明するため
に示した各部信号の波形図、第７図は本発明の第４の実
施例の動作を説明するための第１図の各部信号の波形図
、第８図は従来のダイナミック型センスアンプの一例の
回路図、第９図は第８図の回路の動作を説明するために
示した各部信号の波形図である。 １、ｌａ、ｌｂ・・・ダイナミック型センスアンプ、２
・・・スイッチ部、３・・・ＣＭＯＳＦＦ部、３Ｐ・・
・ＰＭＯ３ＦＦ部、３Ｎ・・・ＮＭＯＳＦＦ部、４・・
・プリチャージ部、５・・・ノード線昇圧部、ＢＯ，Ｂ
１・・・ビット線、ＣＢ、ＣＢａ・・・寄生容量、ＷＯ
ｌＷｌ・・・ワード線、ＭＣ・・・メモリセル、ＬＯ，
Ｌｌ・・・相補入力信号線、Ｃｕ、Ｃｕａ・・・昇圧容
量、ＰＢ・・・ビット線プリチャージ信号線、Ｐｕ、Ｐ
ｕａ・・・ノード線昇圧信号線、ＶＰ・・・ビット線プ
リチャージ用電源電圧、ｖＣＣ・・・ビット線の高レベ
ル電圧、 ＴＧ・・・トランスファーゲート。

Claims (1)

1. 【特許請求の範囲】 １、ダイナミック型半導体メモリセルが複数個に接続さ
   れる対をなすビット線に読み出される前記メモリセルか
   らの微小信号を、トランスファゲートを有するスイッチ
   部を介して相補入力信号線に入力して大振幅信号に増幅
   する中間レベルビット線プリチャージ方式のダイナミッ
   ク型センスアンプにおいて、前記相補入力信号線にそれ
   ぞれ昇圧容量を介してノード線昇圧線を接続するノード
   線昇圧部を付加したことを特徴とするダイナミック型セ
   ンスアンプ。 ２、前記ノード線昇圧部が、印加電圧に対して非線形な
   値を有する非線形容量を設けたことを特徴とする請求範
   囲１項記載のダイナミック型センスアンプ。