JPH01137331A - 制御ワード分岐方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関するものであり、また
特にレフト・ツー・ライト命令（即ち、可変長オペラン
ドが低記憶アドレスから高記憶アドレスへと処理される
か、またはそれと同様の処理。アドレスを横方向にみる
と、各オペランドは左から右へ処理され、従ってこの名
がある。）によって主記憶装置においてデータを処理す
るための方法及び装置に関するものであり、この中では
レフト・ツー・ライト命令を実行するためのマイクロコ
ードが（１）オペランドの長さ、（２）その境界合せに
基づいて分岐を実行する。

Ｂ１発明の背景及び従来の技術 本発明は、マイクロプログラム制御のコンピュータない
しデータ処理システムに関するものである。

これらのコンピュータは、最少のハードウェア制御を利
用する。マイクロプログラム制御コンピュータの制御は
主として、データをレジスタ、カウンタ、加算器等に転
送し又はこれからデータを転送するデータ・ゲートであ
る。このシステムにおいて、１命令（プログラム命令、
マイクロコード、マイクロ命令、あるいは制御ワード）
は、１マシン・サイクルのためのデータ・ゲート及び制
御を与える。新しい命令は、各マシン（ＣＰＵあるいは
システム）サイクル中に制御記憶装置から読み出される
。

各命令は、いくつかの制御フィールドに分けられる。各
制御フィールドは、システム内の特定のハードウェア制
御を作動させる。

これらの制御フィールドの１つは次のプログラム命令の
アドレスに関係する（そして少なくとも部分的に定める
）ものである。分岐する状況においては、現在の命令の
制御フィールドが、他のデータと結合して、次の命令の
アドレスを形成、即ち定めるのに利用される。このケー
スにおいては、ブランチアドレスは上記の他のデータに
依存するものである。

本発明はレフト・ツー・ライト命令が実行されている時
に起りつるプログラム分岐に関係するものであり、プロ
グラム分岐ではブランチアドレスが本発明に従い２つの
データエレメント、即ち（１）レフト・ツー・ライト命
令に関係するデータ・オペランドの長さ、及び（２）主
データ記憶装置とインターフェイスする２以上のレジス
タに今あるオペランドの部分の境界合せによって定めら
れる０条件付ブランチは、データ処理技術において良く
知られている。幾つかの例は、次の通りである。

米国特許第３５７０００６号は、予め定められた複数の
ブランチアドレスが複数のブランチアドレス・レジスタ
において予め設定される多重分岐を説明している。プロ
グラムが実行される時、分岐条件が検査される。検査条
件が満たされる場合には、この事実が複数のフリップ・
フロップの内の特定の１つに記憶される。フリップ・フ
ロップのスキャンは、予め定められたプログラム・ブラ
ンチアドレスを用いて記憶装置をアドレス指定するのを
可能にする。

米国特許３９７９７２５号は、多方向プログラム分岐の
ための仕組みを開示しており、多方向プログラム分岐に
おいては、ブランチアドレスがレジスタの中のデータ内
容に一部基づいている。より詳しく言うと、１６のＦＲ
ＯＭが４つのＰＦｔＯＭからなる４グループに配列され
る。現在実行されている１６ビツトの命令の中の２ビツ
トは、ＰＲＯＭをアドレス指定するために使われる。分
岐条件が生じた時に、上記命令の他の２ビツトは、アド
レス指定されたＰＲＯＭの出力と結合し、次の命令をア
ドレス指定するのに用いられる。アドレス指定されたＰ
ＲＯＭの出力は、レジスタ内のデータに関係する。

米国特許４４３０７０６号は、プログラムが実行された
最後の時にプログラムが分岐したかどうかに基づいて、
次のプログラムアドレス、あるいはその代わりにブラン
チアドレスをロードする仕組みを開示している。

従来のＩＢＭシステム３８データ処理システムの関連部
分を第２図に示す。この従来システムは、レフト・ツー
・ライト命令を実行する時に１方式の分岐を与える。

このシステムは、ｒｌＢＭシステム／３８理論／メンテ
ナンス・マニュアルＪ　（ＩＢＭ　Ｓｙｓｔｅｍ／３８
Ｔｈｅｏｒｙ−Ｍａｉｎｔｅｎａｎｃｅ　ｍａｎｕａｌ
）　Ｓ　Ｙ　３１　０６４９−２の中で説明されている
。

システム３８処理システムは、主記憶装置１０の連続す
るバイト整合記憶位置にある多重バイトデータの列を処
理するシステムの典型である。

このデータ処理システムがレフト・ツー・ライト命令を
実行する時、（１）処理すべき状態にあるデータ・オペ
ランドの部分のバイト長、並びに、（２）主記憶装置１
０とインターフェースする２つのレジスタＳＡ及びＳＨ
の中のオペランド部分（オペランド全体である可能性も
ある）の境界合せに基づき、４方向マイクロコ一ド分岐
が可能である。バイト長パラメータは、８ビツトレジス
タＬに含まれている。レジスタＳＡ及びＳＢの各々につ
いての境界合せパラメータは、２ビツトレジスタＡ及び
Ｂにそれぞれ含まれている。

システム３８のアーキテクチャは、主記憶装置１０に記
憶されたデータを処理する１組のレフト・ツー・ライト
命令をサポートする。第２図に示されるように、主記憶
装置１０は１ワード（即ち、４バイトつまり３２ビツト
）の幅である。レフト・ツー・ライト命令を実行する時
、主記憶装置１０の中のデータは、１１の如き低記憶ア
ドレスから１２の如き高記憶アドレスに向かって処理さ
れる。

システム３８のレフト・ツー・ライト命令の例を以下に
あげる。Ｍｏｖｅ　Ｃｈａｒａｃｔｅｒｓ　（Ｍ　Ｖ　
Ｃ）、Ｃｏｍｐａｒｅ　Ｌｏｇｉｃａｌ　Ｃｈａｒａｃ
ｔｅｒｓ　（ＣＬ　Ｃ）　、ＡｎｄＣｈａｒａｃｔｅｒ
　　（Ｎ　Ｃ）、　Ｏｒ　Ｃｈａｒａｃｔｅｒ　　（Ｏ
Ｃ）、Ｅｘｃｌｕｓｉｖｅ　Ｏｒ　Ｃｈａｒａｃｔｅｒ
　　（Ｘ　Ｃ）、Ｍｏｖｅ　ＢｙｔｅＩｍｍｅｄｉａｔ
ｅ　Ａｎｄ　Ｐｒｏｐａｇａｔｅ　　（Ｍ　Ｖ　Ｂ　Ｉ
　Ｐ　）、ＭｏｖｅＣｈａｒａｃｔｅｒ　Ｌｏｎｇ　　
（Ｍ　Ｖ　ＣＬ　Ｌ及びＣｏｍｐａｒｅＬｏｇｉｃａｌ
　Ｃｈａｒａｃｔｅｒｓ　Ｌｏｎｇ　（ＣＬ　ＣＬ　Ｌ
レフト・ツー・ライト形態の命令は、プログラマ−によ
って良く利用される。

このシステムの限界は、このシステムが概して、各マシ
ン・サイクルについて１バイトのデータしか処理できな
いことである。データの境界合せと長さが許せば、２バ
イト、あるいは移動命令については４バイトを同時に処
理することができるが、しかしこの可能性を見出し活用
するためには追加のマシン・サイクル及び、マイクロコ
ードが必要とされ、従ってそうすることの有益性を制限
する。

システム３８のレフト・ツー・ライト命令の各々におい
て、命令は、（１）オペランドの最初のバイトを見つけ
ることができる主記憶装置１０におけるアドレス、（２
）主記憶装置１０から取り出すべきオペランドのバイト
長、及び（３）特定されたアドレス（即ち、オペランド
が主記憶装置１０のアドレス指定された記憶位置におい
て開始するバイト境界１３．１４．１５、あるいは１６
）に記憶されるフルデータワード内のオペランドの最初
のバイトを指示するポインタを含む。

オペランドのバイト長は最大限２５６バイトまでの任意
の整数値を取りつる。命令によって定められたオペラン
ドは、主記憶装置１０の何れのアドレスにも存在するこ
とが可能で、その最初のバイトは何れのバイト境界１３
．１４．１５、あるいは１６とも位置合せされる（即ち
、オペランドの最初のバイトは１１あるいは１２のよう
な任意のアドレスにおいて、また主記憶装置１０のアド
レス指定されたフルワード内の任意のバイト境界におい
て開始することができる）。境界１３はフルワード（Ｆ
Ｗ）境界と呼ばれ、一方境界１５はハーフワード（ＨＷ
）境界と呼ばれる。

システム３８の主データ母線（示されていない）は、４
バイト幅である。

主記憶装置インターフェース・レジスタＳＡ及びＳＢは
、双方とも３２ビツト（４バイト即ちＦＷ）幅である。

レジスタＳＡ及びＳＨの各々には、２ビツトのポインタ
・レジスタＡ、Ｂがそれぞれ与えられる。第２図に示す
ように、レジスタＡが「００」を含む時、レジスタＡは
レジスタＳＡのバイト０を指示し、レジスタＡが「０１
」を含む時、レジスタＡは、レジスタＳＡのバイト１を
指示する。これと同じ間係は、レジスタＳＢ及びポイン
タＢの間にも存在する。１サイクル毎に１バイトずつデ
ータが処理されていくにつれて、レジスタＡ及びＢは、
各サイクルについて「１」だけ増分され、またレジスタ
しは各サイクルについて「１」だけ減分される。

レジスタＳＡ及びＳＨの１つ（又は双方）に対応するポ
インタ・レジスタがカウント「１１」に達すると（且つ
８ピツトのしレジスタがｒｏｏｏｏｏｏｏｏＪでないと
仮定すると）、それは当該レジスタのＦＷ内容を記憶し
なければならないということ、及び主記憶装置１０の次
に高いアドレスのＦＷ内容を取出し、当該レジスタにロ
ードしなければならないということを示す。

上述したマニュアルの頁０５−０７０で最初に説明され
ているように、マイクロ命令に含まれるデータの一部は
、次のマイクロ命令のための制御記憶アドレスの一部を
作りだすのに利用される。

レフト・ツー・ライト命令の場合において、この次のマ
イクロ命令は、４つの可能なマイクロ命令の１つであり
うる。

システム３８の各レフト・ツー・ライト命令は、「次ア
ドレス」と呼ばれるフィールドを含む。このフィールド
は、ポインタ・レジスタＡ及びＢ並びに長さレジスタし
く第２図）の状態の如き条件と結合して、次のマイクロ
命令のアドレスを与える。この仕組みにおいて、４方向
（４ウエイ）のレフト・ツー・ライト命令分岐は、サイ
クルの始めのレジスタＡ、Ｂ及びＬの状態によって制御
される。

システム３８においては、上記のレジスタＡ、Ｂ及びＬ
が変更され且つ次のマイクロ命令のアドレスが決定され
るのと同一のサイクルにおいてマイクロ命令を実行する
ことができる。更に、レジスタＳＡ又はＳＢは、同じサ
イクルにおいて転送元及び転送先として利用することが
できる。従って、サイクルはこれらの機能を果たすため
にスキップされない。

次の命令のアドレスは、現在命令を実行しているサイク
ルにおいて早期に作り出される。これは、次の命令の呼
出しが現在のサイクルにおいて出来るだけ速やかに開始
されるのを可能にする。

記載したように、レジスタしは、主記憶装置１０から読
み出されてレフト・ツー・ライト命令によって演算され
ることになるオペランドのバイト長を最初ロードされる
。このバイト長は、レフト・ツー・ライト命令自身に含
まれる。前に述べたように、この長さパラメータは２５
６バイトの長さを取りつる。レジスタＬの内容に１を加
えた値が実際の長さを表わす。従って、レジスタＬの内
容が０であれば長さは１（バイト）である。

オペランドのバイトがレフト・ツー・ライト命令によっ
て処理される時、レジスタＬの内容は処理される各バイ
トについて１囲域分される。マイクロ命令のスタート時
点でレジスタＬの内容がＯ１即ちｒｏｏｏｏｏｏｏＯＪ
になる時、それはマイクロ命令がオペランドの最後のバ
イトを処理したという表示であり、またレフト・ツー・
ライト命令が完了したという表示である。Ｌ＝０は一般
的には、１バイトが残っているということを示している
。バイトが処理され、Ｌがサイクルの始めに０であった
場合、それは全てのバイトが処理されたという表示であ
る。

より詳しく言うと、レジスタＬのテストでｒｏｏｏｏｏ
ｏｏｏＪという状態の存在が検出されると、アドレス・
ビット「１」を次のマイクロ命令のアドレス・ビット１
２として発生させる。

次のマイクロ命令のアドレス・ビット１３はレジスタＡ
及びＢをテストすることによって作り出される。これら
の２つのアドレス・ビットの４つの可能な状態は「００
」、「０１」、「１０」、あるいは「１１」である。こ
れらの４つの状態は、可能な４つのマイクロコード分岐
のどれが発生するかを決定する。

要約すると、「次アドレス」のこれらの２つのビットが
（レジスタＳＡ／ＳＢの最後のバイトがアクセスされた
こと、及び最後のオペランド・バイトが処理されたこと
を示す）ｒｌｌＪ、あるいは（レジスタＳＡ／ＳＢの最
後のバイトが処理されていないこと、及び最後のオペラ
ンド・バイトが処理されたことを示す）ｒｏｌＪである
場合、レフト・ツー・ライト命令の終了が示され、次の
プログラム命令が取り出される。

これらの２つのアドレス・ビットの内容が（レジスタＳ
Ａ／ＳＨの最後のバイトが処理されていないこと、及び
オペランドの最後のバイトが処理されていないことを示
す）「００」であれば、レジスタＳＡ／ＳＨの中の次の
バイトが処理される。

これらの２つのアドレス・ビットの内容が（レジスタＳ
Ａ／ＳＨの最後のバイトが処理されたこと、及び処理す
べきオペランドのバイトが残っていることを示す）ｒｌ
ＯＪである場合、主記憶装置１０の次に高いアドレスの
ＦＷデータ内容がレジスタＳＡ／ＳＢへ取り出されるか
、又はその逆方向の書き込みが行われる。いくつかのケ
ースにおいて、取り出すか書き込むかを決定するための
追加サイクルが要求される。

Ｃ６発明が解決しようとする課題 システム３８のような従来システムは満足のいくもので
はあるが、本発明は、より効率的な１６ウエイの分岐を
提供し、レフト・ツー・ライト命令を実行する時に処理
装置ハードウェアの一層効率的な利用をもたらし、それ
によってレフト・ツー・ライト命令を実行するのに要求
される処理装置サイクルの数を減らすものである。

従来のシステム３８と本発明の重要な差異は、システム
３８の長さレジスタＬが通常、オペランドの一部が未だ
処理されていないかどうかを決定するためにのみ用いら
れており、ワード全体が処理すべき状態にあるというこ
とを示す分岐を除いて、未だ処理されていないバイトの
数はシステム３８においては分岐パラメータとして利用
されなかった、ということである。

システム３８で利用できる分岐では、最適な数のバイト
が次のサイクルで処理できるように、残る長さとオペラ
ンドの境界合せの組合せを１回のサイクルで分析するこ
とはできない。

０１課題を解決するための手段 本発明は、複数バイトのオペランド及び該オペランドを
処理するための制御ワードを記憶する記憶手段と、該記
憶手段に接続されたレジスタとを有するデータ処理シス
テムにおいて、レジスタ中でのオペランド・バイトの境
界合せ（アラインメント）及び処理すべき残りのオペラ
ンド・バイトの数に応じて、次に実行すべき制御ワード
を決めることを特徴にしている。

通常のデータ処理システムでは、オペランドはレフト・
ツー・ライト命令を含む多数のプログラム命令と共に主
記憶装置に記憶され、これらのプログラム命令を実行す
るための制御ワードは制御記憶装置に記憶される。上述
のレジスタは主記憶装置に接続される。データ処理シス
テムの処理幅をＸバイトとすると、このレジスタの幅も
Ｘバイトである。言い換えれば、制御ワードが１サイク
ルで処理できる最大のバイト数はＸである。レフト・ツ
ー・ライト命令では、処理すべきオペランドの長さがＸ
バイトを越える場合があるが、本発明はこのような可変
長オペランドの処理に有効である。

本発明の分岐方法は、主記憶装置からレジスタに取り出
されたオペランド・バイトの境界合せと（後述の実施例
ではＸ＝８であり、従って１〜８バイトの境界合せが指
示される）、処理すべき残りのオペランド・バイトの数
とに応じて、各サイクルで処理可能なバイト数が最大に
なるように、複数の制御ワードのうちの１つを選択する
ものであり、かくして処理効率が改善される。

Ｅ、実施例 本発明は、マイクロプログラム制御データ処理システム
に開運して説明される。マイクロプログラム制御の概念
は、１マイクロ命令（命令又は制御ワード）が１システ
ム（ＣＰＵ又はマシン）サイクルについてのデータ・ゲ
ート及び制御を与える、ということである、新しい制御
ワードは、各マシン・サイクル中に制御記憶装置から読
み出される。

各制御ワードは、幾つかの制御フィールドに分割されて
いる。これらの制御フィールドは、ＣＰＵサイクル中に
要求される機能を果たすために用いられる。例えば、あ
る制御ワードは、入力ゲート、ＡＬＵ制御、あるいはオ
ペランド取り出しの如き、システムにおける特定のハー
ドウェア制御を作動させることができる。

これらの制御ワードは、制御記憶装置に含まれており、
しばしば水平マイクロコード（ＨＭＣ）と呼ばれる。レ
フト・ツー・ライト命令の如きプログラム命令は、主記
憶装置の中に含まれる。

新しい命令は、マシン・サイクル毎に制御記憶装置から
読み出される。１つの命令に含まれるデータの一部（ア
ドレス・フィールド）は、次の命令の制御記憶アドレス
を作るために用いられる。ある命令に含まれるアドレス
・フィールドを修正して、それによって分岐条件を作る
ことができる。

従って、分岐条件は、（１）現命令のアドレス・フィー
ルド、及び（２）前にテストされているデータ依存条件
に基づいて決定される。

別の言い方をすれば、ある１つのマシン・サイクルにお
いて、ＣＰＵは、現マイクロ命令を実行し、次マイクロ
命令を取り出す際に用いられる制御記憶アドレスを生成
し、その命令を取り出す。

第５図は、本発明の基本概念を理解するのに役立つ。こ
の図において、データ処理システムの主記憶装置は５０
に示されており、その制御記憶装置は５１に示されてい
る。プログラム命令は、主記憶装置５０に含まれる。制
御ワードは、制御記憶装置５１に含まれる。

５２に示されているのがレフト・ツー・ライト命令であ
る。この命令５２は、数多くのレフト・ツー・ライト命
令の一例として示したもので、転送元及び転送先の双方
を含んでいる。より詳しく言うと、命令５２はＯＰコー
ド・フィールド５３、長さ（Ｌ）フィールド５４、並び
に転送先オペランド及び転送元オペランドの主記憶アド
レスを含む２つのフィールド５５及び５６を含む。フィ
ールド５３は、この特定のレフト・ツー・ライト命令の
識別子を含む。例えば、フィールド５３は移動命令Ｍｏ
ｖｅ　Ｃｈａｒａｃｔｅｒｓ　（Ｍ　Ｖ　Ｃ）でありう
る。

フィールド５４は、バイトで表されたオペランドの長さ
を含んでいる。フィールド５５及び５６は、主記憶装置
５０における転送先オペランド及び転送元オペランドの
アドレスを指示する。フィールド５３は、制御記憶装置
５１における特定の制御ワード５７をアドレス指定する
のに用いられる。

この制御ワード（ＣＷ）５７は実行され、次に実行され
ることになる制御ワードとしてもう１つの制御ワード（
ＣＷ）５８を指示する。命令５２はレフト・ツー・ライ
ト命令であるので、制御ワードの１つ５９は本発明のＭ
ＢＲ機能を指示することになる。ＭＢＲは、本発明の手
順を生じさせるマイクロコード分岐指令である。この制
御ワードに出会うと、制御ワードの処理は、本発明の分
岐構造６０に入る。入り方は、（１）処理すべき残りの
オペランドの長さ、及び（２）主記憶装置５０とインタ
ーフェースするオペランド記憶レジスタにおけるオペラ
ンド境界合せに基づく。

第５図に示すように、分岐構造６ｏを構成する制御ワー
ドは、ＭＢＲを指定する６１の如き制御ワードを含む。

６１のような制御ワードの実行は、当該制御ワード（矢
６２）を再び処理させるが、あるいは別の制御ワード（
矢６３）の実行を生じさせることができる。　　。

レフト・ツー・ライト命令５２の処理が完了する時、６
４のところに示した制御ワードと出会う。

その結果、オペランドの最後のバイトは、命令５２にお
いて指定された転送先アドレスに記憶され、別のプログ
ラム命令が主記憶装置５ｏがら取り出される。

１つの例として、また本発明に基づき、８バイト幅のデ
ータ母線を持つデータ処理システムの最後の２サイクル
は（オペランドの６バイトが処理すべき状態にあると仮
定し、また６バイトの全てが１つのレジスタにあると仮
定すると）、（１）１サイクルでオペランドの２つのバ
イトを処理すること、及び（２）最後の１サイクルでオ
ペランドの４つのバイトを処理し、転送先アドレスへ記
憶し、終了すること、を含む。

本発明に基づくダブルワード（ＤＷ）アーキテクチャの
データ処理システムは、第１図に示されている。このシ
ステムは６４ビット幅、即ちダブルワード（ＤＷ）幅で
ある主記憶母線を含む、同じ＜ＤＷ幅である１対の内部
処理装置記憶レジスタＳＡ’及びＳＢ’が提供されてい
る。３ピツトのポインタ・レジスタＡ°及びＢｏは、レ
ジスタＳＡ’及びＳＢ’の各々と関連している。ポイン
タ・レジスタの内容は、関連する記憶レジスタにおける
８バイトのうちの１つを指示する。

レフト・ツー・ライト命令によって処理されるオペラン
ドのバイト長を指定するために、８ピツトのＬ”レジス
タが与えられる。８バイト幅の主データ母線（示されて
いない）も与えられている。

レフト・ツー・ライト命令が実行される時、主記憶装置
からレジスタＳＡ”又はＳＢ’への全てのデータ取り出
しは、ＤＷ幅である。

上述したレジスタＳＡ”及びＳＢ’を含む本発明の処理
装置は、レフト・ツー・ライト命令の実行の際に補助す
るフルワード（ＦＷ）、ハーフワード（ＨＷ）、及びバ
イト・データフロー経路を持つ。即ち、（１）ＳＡ”又
はＳＢ’における境界合せされたＦＷからＳＡ’又はＳ
Ｂ”における境界合せされたＦＷへのＦＷ移動（これは
ＦＷレジスタ・ネームによって直接、あるいはＡ°レジ
スタまたはＢ°レジスタの使用によって間接的に指定す
ることができる）、（２）Ａ”又はＢ°レジスタによっ
てそれぞれ指示される如く、レジスタＳＡ’又はＳＢ’
におけるバイト境界合せＨＷからＳＡ’又はＳＢ’にお
けるバイト境界合せＨＷへのＨＷ移動及びＡＬＵ演算、
並びに（３）レジスタＡ°又はＢｏによってそれぞれ指
示される如く、レジスタＳＡ”又はＳＢ’中のバイトか
らのバイト移動及びＡＬＵ演算である。

更に、第１図の処理装置は、レジスタＳＡ’又はＳＢ’
の元の内容が移動又はＡＬＵ演算における転送元又は転
送先として用いられるサイクルと同じサイクルで、レジ
スタＳＡ”又はＳＢ”への取出し及びレジスタＳＡ”又
はＳＢ’からの記憶が始まることができるように構成さ
れている。

処理装置の性能の向上という結果に結びつく、これらの
データフロー経路の効率的な利用は本発明の文字移動分
岐（ＭＢＦＬ）により可能となる。

ＭＢＲはレフト・ツー・ライト命令の処理中、Ｌ°レジ
スタの内容、並びにへ゛レジスタ及びＢ゛レジスタよっ
て定められるオペランドの境界合せの利用によって、１
６個の制御ワードの何れを次に用いるべきかを各処理装
置サイクルで繰り返し決定するマイクロコード分岐であ
る。

上記１６個の制御ワードの各々は、１以上の制御ワード
・シーケンスの組において、利用可能なデータフローを
効率的に用いて所定量の各オペランドを処理する最初の
制御ワードである。

データ記憶装置１００は、２ワ一ド幅（ＤＷ）である。

即ち、１１１及び１１２の如き各記憶位置は、８バイト
（６４ビツト）のバイト境界合せデータを含む。データ
・オペランドは、バイト境界１１３．１１４．１１５．
１１６．１１７．１１８．１１９、あるいは１２０の何
れにおいても開始することができる。バイト境界１１３
は、またダブルワード（ＤＷ）境界と呼ばれ、バイト境
界１１７は、またフルワード（ＦＷ）境界と呼ばれる。

また、バイト境界１１５及び、１１９は、ハーフワード
（ＨＷ）境界とも呼ばれる。

第１図に示したアーキテクチャは、レフト・ツー・ライ
ト命令、即ち主記憶装置１００を低記憶アドレスから高
記憶アドレスに向かって連続的にアクセスすることによ
ってオペランドが取り出される可変オペランドバイト長
の命令をサポートする。各レフト・ツー・ライト命令は
、（１）取り出すか又は記憶すべきオペランドの最初の
バイトの主記憶アドレス、（２）オペランドのバイト長
、及び（３）特定されたアドレスに記憶されているＤＷ
内のオペランドの最初のバイトを指示するポインタ、を
定める。

オペランドのバイト長は、８ビツトのレジスタＬ°に記
憶される。本発明にとってそれほど重要ではないが、第
１図に示された実施例のオペランドは、最大２５６バイ
ト長であり得る。

主記憶レジスタＳＡ”及びＳＢ’は、それぞれＤＷ幅、
即ち８バイト幅である。レジスタＳＡ’及びＳＢ’には
、３ビツトのポインタ・レジスタＡ°及びＢｏがそれぞ
れ与えられている。第１図に示すように、レジスタＡ°
がｒｏｏｏＪを含む時、レジスタＡ°はレジスタＳＡ’
におけるバイト０を指示し、レジスタＡ°がｒｏｏＩＪ
を含む時、レジスタＡ°はレジスタＳＡ”におけるバイ
ト１を指示する。これと同じ関係は、レジスタＳＢ”及
びそのバイトポインタ・レジスタＢ°との間にも存在す
る。

レフト・ツー・ライト命令は境界合せレジスタＡ°及び
Ｂｏの内容、並びにオペランド長さレジスタＬ°の内容
によって決定され、１６ウエイの分岐を通して実行する
ことができる。オペランドは、１６ウ工イ分岐命令によ
って、（１）−度に１バイト、（２）−度に２バイト（
ＨＷ）、（３）−度に４バイト（ＦＷ）、あるいは（４
）−度に８バイト（ＤＷ）処理することができる。

レフト・ツー・ライト命令を実行する１６ウエイの分岐
を用いてオペランドが上記の如く処理される時、レジス
タＡ°及びＢｏは、その時に実行されている制御ワード
によって処理されるバイトの数に相当する数だけ増分さ
れる。更に、レジスタＡ°及びＢｏは、この制御ワード
が実行されている時にこれらの新しい値に設定される。

更に、１６ウエイの分岐を含む制御ワードが実行されて
いる時、Ｌ°レジスタは当該分岐命令によって処理され
ているバイトの数と同じ数だけ減分されている。

このように、レジスタＡ′、Ｂｏ及びＬｏの内容は、レ
フト・ツー・ライト命令の実行の際に用いることになる
１つの制御ワード・シーケンスのアドレスを定めるのに
用いられる。

これは、文字移動分岐（ＭＢＲ）と呼ばれる上述のマイ
クロコード分岐の利用によって成就される。

ＭＢＲがレフト・ツー・ライト命令を支援する制御ワー
ド内でブランチとして指定される時、実行すべき次の制
御ワードは、１６の制御ワードの内の１つである。これ
らの１６の分岐先の各々は、特定の分岐先制御ワードが
実行される前に満たされなければならない独自の条件を
持つ。更に、特定の分岐制御ワードの実行中、上述した
レジスタＡ゛、Ｂｏ及びＬｏは、更新され、ＭＢＲ制御
ワードを含む次の制御ワードのアドレスを定める。

１６の分岐波を定めるレジスタＡ′、Ｂｏ及びＬｏの１
６条件は、第１図に示す本発明の実施に関連して以下の
第１表に示されている（上記レジスタの内容は２進数で
あるが、この表の中では１０進数で示されている）、Ｌ
ｏ、Ａｏ及びＢｏの値は、当該値が変えられたサイクル
の終りに存在する値であり、またこれらの値は実行すべ
き次の制御ワードのアドレスを決定するのに利用される
。

Ｌ°レジスタの内容は、処理すべき残りのすペランドパ
イトの数から１を引いた数と等しい。

Ａルジスタ及びＢ°レジスタの内容は、それぞれ、ＳＡ
”レジスタ及びＳＢ’レジスタに対するポインタである
０例えば、Ａ°＝０はＳＡ’レジスタの中の８バイトの
最初のバイトを指示する（第３図参照のこと）。

第１表 分Ｍａｌｔ！　　−ぼ−　　　　Ａ’　　　　　　Ｂ”
１　　　　＞７　　　０　　　　０ ２　　　３　　　０か４　　０か４ ３　　　　＞３　　　４　　　　０ ４　　　　＞３　　　４　　　　４ ５　　　　＞３　　　０　　　　４ ６　　く７と〈３　　０　　　　　０ ７　　　１　　　　　＜７　　　　＜７８　　　　＞１
　　　６　　　　　＜６９　　　　＞１　　　６　　　
　６ １０　　　　＞１　　　　＜６　　　６１１　　　　２
　　　　　　＜６　　　　　＜６〉１　１か２か３か５
＜６ ＞１　　　　　＜６　　１か２か３か５１３　　　　　
＞０　　　　７　　　　　　＜７１４　　　　　＞０　
　　　７　　　　　７１５　　　　　＞０　　　　　＜
７　　　　７第１表に示された条件は、第３図にも示さ
れており、第３図におけるレジスタＬ°の内容は、Ｘバ
イト長のすベランドの最後の８バイトとして表されてい
る。つまり、ｒＸ−７Ｊから「Ｘ」までのバイトがオペ
ランドの最後の８バイトである。

第１表の中の分岐波番号１２は、レジスタＬ。

の内容がｒｏｏｏｏｏｏｏｏＪである時、ＭＢＩ’を分
岐プロセスを通じてのレフト・ツー・ライト命令の実行
が完了していることに示す。この場合において、Ａ°レ
ジスタ及びＢ°レジスタの内容は、問題ではない。

制御ワードで遂行すべき機能は、要求された特定のレフ
ト・ツー・ライト命令に依存する。次の第２表は、レフ
ト・ツー・ライト命令の１つである移動命令（ＭＭＣ）
のために、上述の１６の分岐波によって行われる制御動
作を示す。

第２表 分挟皿覆号 ＯＬ’＝７、Ａ°＝０、Ｂ°＝０　の場合：ＳＢ’の中
の８バイトオペランドを転送先オペランドに記憶し、終
了する。

ｌ　　　Ｌ’＞７、Ａ°＝０、Ｂ°＝０　の場合：ＳＢ
’の中の８バイトの転送元オペランドを転送先オペラン
ドに記憶する。この記憶の後、８バイトより多くの転送
元オペランドが残っている場合には、−度に８バイトず
つ移動し続ける０ＭＢＲ分岐。

２　　　Ｌ”＝３、Ａ°＝０又は４、Ｂ°＝０又は４の
場合＝　１サイクルの闇に、フルワードをＳＢ’からＳ
Ａ’に移動し、ＳＡ”からの記憶を開始し、そしてＭＶ
Ｃ操作を終了する。

３　　Ｌ“〉３、Ａ°＝４、Ｂ°＝０　の場合：フルワ
ードをＳＢ’からＳＡ’に移動し、ＳＡ’からの記憶を
開始し、そして移動すべきバイトが８バイト未満の場合
には、オペランド１背景データをＳＡ“に取り出す。

ＭＢＲ分岐。

４　　　Ｌ’＞３、Ａ°＝４、Ｂ°＝４　の場合：フル
ワードをＳＢ’からＳＡ”に移、動し、ＳＡ’からの記
憶を開始し、転送元オペランドをＳＢ’に取り出し、そ
して移動すべき残りのバイトが８バイト未満の場合には
、オペランド１背景データをＳＡ’に取り出す。ＭＢＲ
分岐。

５　　　Ｌ’＞３、Ａ°＝０、Ｂ°＝４　の場合：フル
ワードをＳＢ’からＳＡ’に移動し、転送元オペランド
をＳＢ’に取り出す。ＭＢＲ分岐。

６　　７＞Ｌ”＞３、Ａ°＝０、Ｂ°＝０　の場合：　
フルワード、それからハーフワード、そしてバイトをＳ
Ｂ’からＳＡ’に移動し、バイト又はハーフワードの移
動と同じサイクルで、転送先オペランドへの記憶を開始
し、そして終了する。

７　　　Ｌ’＝１、Ａｏ〈７、Ｂｏ〈７　の場合：境界
合せされていない可能性のあるハーフワードをＳＢ”か
らＳＡ’に移動し、上記ハーフワード移動と同じサイク
ルで、転送先オペランドへの記憶を開始し、そして終了
する。

８　　Ｌ’＞１、Ａ°＝６、Ｂ９〈６　の場合：境界合
せされていない可能性のあるハーフワードなＳＢ’から
ＳＡ’に移動し、上記ハーフワード移動と同じサイクル
で、転送先オペランドへの記憶を開始し、移動すべき残
りのバイトが８バイト未満の場合、オペランド１背景デ
ータをＳＡ’に取り出す。

ＭＢＲ分岐。

９　　　Ｌ’＞１、Ａ°＝６、Ｂ°＝６　の場合：ハー
フワードをＳＢ’からＳＡ“に移動し、ハーフワード移
動と同じサイクルで、転送先オペランドへの記憶を開始
し、転送元オペランドの次のダブルワードなＳＢ’に取
り出し、そして移動すべき残りのバイトが８バイト未満
である場合には、オペランド１背景データをＳＡ’に取
り出す。ＭＢＲ分岐。

ＩＱ　　Ｌ’＞１、Ａｏく６、Ｂ°＝６　の場合：境界
合せされていない可能性のあるハーフワードをＳＢ”か
らＳＡ”に移動し、上記移動と同じサイクルで、転送元
オペランドの次のダブルワードのＳＢ’への取り出しを
開始する。ＭＢＲ分岐。

１１　　Ｌ”＝２、Ａｏく６、Ｂ’＜６；　　又はＬｏ
〉１、Ａ°＝１か２か３か５、 Ｂ’＜６；　　又は Ｌｏ〉１、Ａｏ〈６、Ｂ°＝１か２か３か５　の場合：
　境界合せされていない可能性のあるハーフワードをＳ
Ｂ’からＳＡ’に移動する。ＭＢＲ分岐。

１２　　Ｌ″＝０　の場合： ＳＢ’の中の転送元オペランドの１バイトをＳＡ’に移
動し、オペランド１への ＳＡ’の記憶を開始し、動作を終了する。

１３　　Ｌ”＞Ｏ１Ａ°＝７、Ｂｏ〈７　の場合：ＳＢ
”の中の転送元オペランドの１バイトをＳＡ’に移動し
、ＳＡ”のオペランド１への記憶を開始する。移動すべ
き残りのバイトが８バイト未満の場合には、オペランド
１背景データをＳＡ’へ取り出す。ＭＢＲ分岐。

１４　　Ｌ”＞Ｏ５Ａ゛＝７、Ｂ°＝７　の場合：ＳＢ
”の中の転送元オペランドの１バイトをＳＡ’へ移動し
、上記移動と同じサイクルにおいて、転送元オペランド
の次のダブルワードのＳＢ’への取り出しを開始し、Ｓ
Ａ”のオペランド１への記憶を開始する。

移動すべき残りのバイトが８バイト未満である場合には
、オペランド１背景データをＳＡ”へ取り出す０ＭＢＲ
分岐。

ｌ５　　Ｌ’＞ＯｌＡｏく７、Ｂ°＝７　の場合：ＳＢ
“の中の転送元オペランドの１バイトをＳＡ’へ移動し
、上記移動と同じサイクルにおいて、転送元才へランド
の次のダブルワードのＳＢ’への取り出しを開始する。

ＭＢＲ分岐。

第６図は第１図のシステム・ハードウェアの連続する５
つの動作サイクルを示しており、この中で制御ワード７
０．７１．７２．７３、及び７４は、サイクル１．２．
３．４、及び５において連続的に実行される。

第６図のサイクル３において、第１図のシステム・ハー
ドウェアは、実行すべき次の制御ワード７３を制御記憶
装置から取り出し、一方、現制御ワード７２は、サイク
ル３の間に実行されている。

制御ワード７３の内容は、サイクル４において処理され
るべきオペランドバイトの数を含んでいる。

サイクル４において制御記憶装置から取り出すべき次の
制御ワード７４のアドレスは、サイクル３において非常
に早く決定される。これは、次のようになされる。

制御記憶装置から取り出すべき次の制御ワード７４のア
ドレスは、本発明に従い、制御ワード７３がサイクル４
において実行された後に存在する境界合せレジスタＡ°
及びＢｏ並びに長さレジスタＬ゛の中の値に基づく。

しかしながら、制御ワード７３は、サイクル３において
非常に早い段階で制御記憶装置から取り出されている。

従って、サイクル４において処理すべきバイトの数は、
サイクル３の非常に早い時点で判る。この値は、レジス
タＡ°、Ｂｏ及びＬｏの新しい内容が、サイクル４にお
いて制御ワード７３ｔ′実行した結果を反映するように
、レジスタＡ“、Ｂｏ及びＬ“の内容を変更するのに利
用される。

その結果、これらのレジスタの新しい内容は、サイクル
３において早い段階で制御ワード７４のアドレスを決定
するために用いることができる。

このプロセスは、次のように要約することができる。所
与のサイクルＮにおいて、（１）サイクルＮ＋１の制御
ワードが制御記憶装置から取り出され、（２）サイクル
Ｎ＋１の制御ワードのバイト処理内容が、該制御ワード
の実行から生じるＡｏ、Ｂｏ及びＬｏの新しい値を計算
するために使われ、そして’（３）Ａ’、Ｂｏ及びＬｏ
のこれらの新しい値は、サイクルＮ＋１において制御記
憶装置から取り出されることになる、またサイクルＮ＋
２において実行されることになる制御ワードのアドレス
を決定するために使われる。

第１図のデータ処理システムのシステム・ハードウェア
は、ＭＢＲ分岐を指定する制御ワードの実行中に次のＭ
ＢＦＬ分岐において使われることになる制御記憶装置ア
ドレスビットを決定することによって、本発明のＭＢＲ
機能を果たす（初期設定指令が探知された時、ＣＰＵは
、レフト・ツー・ライト命令を処理するためのストリン
グの開始位置へ初期設定される　−第６図の７０を参照
のこと）。

これらの制御ワード・アドレスビットは、ＭＢＡＲ（移
動分岐レジスタ・アドレス）と呼ばれる４ビツトのレジ
スタ６６に記憶される。このレジスタは、専らレフト・
ツー・ライト命令実行のため用いられる。

ＭＢＡＲレジスタ６６は、ハードウェアがＭＢＲ分岐を
探知した時に制御記憶装置から取り出されることになる
１６の制御ワードの内の１つの制御ワードのアドレスを
含む。次のＭＢＲサイクルでの使用のだめＭＢＡＲレジ
スタにロードされる値は、分岐条件が探知された時に決
定される。この状況において、（次のＭＢＲ分岐の前に
処理され、以下に定めるバイトの数に等しい）値ＭＤは
、Ｌ°レジスタから減じられ、Ａ°レジスタ及びＢ°レ
ジスタに加えられる　Ａ　’、Ｂｏ及びＬｏの中に見出
される値は、第３表において指定する分岐条件に照らし
てテストされる９条件が見つかれば、４ビツトの制御ワ
ードアドレスがＭＢＡＲレジスタ６６に記憶される。古
いＭＢＡＲ値は、次のＭＢＲ命令を検索するために、制
御記憶装置のアドレスを指定するのに使われる。

本発明の１６ウ工イＭＢＲ分岐は、第３表に示すように
ＭＢＡＲレジスタ６６の内容に基づく。

ＭＢＡＲレジスタ６６にロードされることになる値は、
分岐条件が決定される時に決定される。

初期設定されると、ＭＢＡＲはｒｏｏｏｏＪを含む（第
６図の７０を参照のこと）。ＭＤの値は、ＭＢＡＲの現
在の値によって決定され、ＭＢＲ分岐後に処理されるバ
イトの数を示す。レジスタＬ°、Ａｏ及びＢｏはこのバ
イト数に応じて変更される。この変更は、次のＭＢＲマ
シン・サイクルにおいて処理されることになるオペラン
ド・ストリングの中のバイトの数を反映する。

ト■■〇−囚の寸Ｏ ＭＢＡＲデコードは、ＭＢＡＲが０，２．６．７又は、
１２の場合には何ら重要ではない。というのは、次のＭ
ＢＲブランチは、レフト・ツー・ライト命令の完了に結
び付き、またＭＢＡＲにロードされた新しい値は、用い
られないからである。

第４図は、包括的な形で本発明を示している。

本発明を別のプログラム式データ処理システムに適用す
るためには、処理装置が多重分岐を行う能力を持たなけ
ればならない。即ち、次の命令は、定義された分岐構造
における複数の命令の何れかでありうる。処理装置は、
複数の条件に基づき分岐を行うことになる。

処理装置は、主記憶装置から取り出された、あるいは主
記憶装置に記憶されることになるデータを保持する２以
上の主記憶装置インターフェースレジスタ３００及び３
０１を持たなければならない。

ポインタ・レジスタ３０２及び３０３は、それぞれ記憶
レジスタ３００及び３０１の各々に必要である。各ポイ
ンタ・レジスタは、対応する記憶レジスタの中のバイト
を指示する。更に、長さレジスタ３０４は処理すべき残
りのオペランド・ストリングのバイトの数を含む。

本発明を包括的に分析するために、以下の定義を使用す
る。

Ｘは、記憶レジスタ３００及び３０１が保持するバイト
の数である。これは、当該システムの主記憶母線の幅で
もある。

Ｗは、ＡＬＵが１サイクルにおいて処理することができ
るバイトの数である。

Ｘ−Ｗは正の定数（即ち、記憶レジスタ３００及び３０
１はＡＬＵ３０５と等しいか、あるいはそれより大きい
）であり、これらのレジスタのバイト幅とＡＬＬ１３０
５のバイト幅との差を表わす。

Ｄ及びＳはそれぞれ、ポインタ・レジスタ３０２及びポ
インタ・レジスタ３０３に含まれる数である。記憶レジ
スタ３００及び３０１がレフト・ツー・ライト命令の転
送元又は転送先になり得ると仮定すると、Ｓ及びＤは０
からＸ−１までの値を取る。Ｘ−１という値は、その時
に当該記憶レジスタにあるオペランド部分の最後のバイ
トが処理されようとしていることを示す（第４図を参照
のこと）。

Ｌは、長さレジスタ３０４に含まれる数、即ち、レフト
・ツー・ライト命令が実行される時に処理すべき残りの
オペランド・バイトの数である。Ｌは、０から所定の限
界値までの値を取りつる。

本発明の文字移動分岐（ＭＢＲ）を実行するために、Ｍ
ＢＲの如き特別のマイクロプログラム式分岐指令を定義
しなければならない。定義されたこの指令が制御ワード
（マイクロ命令）の中、例えばレフト・ツー・ライト命
令の中で指定される時、本発明の特別なストリング処理
が呼び出される。定義されたこの指令が指定されない時
、本発明のストリング処理は終了し、通常の処理が再開
される。

本発明の特別なストリング処理がバイト０で開始し、記
憶レジスタ３００と３０１の双方における連続バイトに
わたって進行する（つまり、レフト・ツー・ライト命令
）と仮定すると、最後の分岐制御ワードによって処理さ
れるバイトの数と等しい数だけポインタ・レジスタ３０
２及び３０３は増分され、長さレジスタ３０４は減分さ
れる。

本発明は、転送元オペランド及び転送先オペランドの開
始バイトの位置、並びに処理すべき残りのオペランドバ
イトの数に基づいて、記憶レジスタ３００及び３．０１
の中の幾つのバイトが分岐命令によって処理されること
になるかを決定する。

次のリストは、代表的なレフト・ツー・ライト命令（Ｍ
ＶＣ）についての本発明のオペレーションを示している
。

１　　王＝Ｗ、　５ＥＸ−Ｗ＋１、Ｄ＜Ｘ−Ｗ＋１の場
合＝　Ｗバイトを処理し、終了する。

２　　　Ｌ＞Ｗ％Ｓ＜Ｘ−Ｗ％Ｄ＜Ｘ−Ｗ　　の場合：
記憶レジスタのＷバイトを処理し、ＳとＤｔ−Ｗだけ増
分し、Ｌｔｒ：Ｗだけ減分し、続行する。

３　　　Ｌ＞Ｗ％５＝Ｘ−Ｗ、　Ｄ＜Ｘ−Ｗ　　の場合
：記憶レジスタのＷバイトを処理し、Ｘ個の新バイトを
転送元レジスタに取り出し、ＳとＤ′ｆ：Ｗだけ増分し
、ＬをＷだけ減分し、続行する。

４　　　ＬＡＷ％５＝Ｘ−Ｗ、Ｄ＝Ｘ−Ｗ　　（７）場
合：記憶レジスタのＷバイトを処理し、転送先レジスタ
の内容を転送先に記憶させ、Ｘ個の新バイトを記憶レジ
スタに取り出し、ＳとＤをＷだけ増分し、ＬをＷだけ減
分し、続行する。

５　　　ＬＡＷ％Ｓ＜Ｘ−Ｗ、Ｄ＝Ｘ−Ｗ　　（７）場
合：記憶レジスタのＷバイトを処理し、転送先レジスタ
の内容を転送先に記憶させ、ＳとＤｔｒ：Ｗだけ増分し
、Ｌｔ−Ｗだけ減分し、続行する。

６　　Ｌ〉０．５ＥＸ−Ｗ、Ｄ＞Ｘ−Ｗ　　の場合：Ｘ
−Ｓバイト、Ｘ−Ｄバイト又はＬバイト（何れか小さい
方）を処理し、処理したバイトの数だけＳとＤを増分し
且つＬを減分し、新Ｄ＝Ｏの場合には転送先レジスタの
内容を転送先に記憶させ、新Ｌ＝Ｏで新Ｓ＝０である場
合にはＸ個の新バイトを転送元レジスタに取り出し、続
行する。

７　　Ｌ〉０．５＝Ｘ−１、Ｄ＜Ｘ−１（７）場合：記
憶レジスタの１バイト（最後のバイト）を処理し、Ｓと
Ｄを１だけ増分し、Ｌを１だけ減分し、新Ｌ＝Ｏの場合
にはＸ個の新バイトを転送元レジスタに取り出し、続行
する。

８　　Ｌ〉０．５＝ｘ−ｉ、Ｄ＝Ｘ−１の場合：記憶レ
ジスタの１バイト（最後のバイト）を処理し、転送先レ
ジスタの内容を転送先に記憶させ、ＳとＤを１だけ増分
し、Ｌを１だけ減分し、新Ｌ＝Ｏの場合にはＸ個の新バ
イトを転送元レジスタに取り出し、続行する。

９　　Ｌ〉０、Ｓ＜Ｘ−１、Ｄ＝Ｘ−１の場合：記憶レ
ジスタの１バイト（最後のバイト）を処理し、転送先レ
ジスタの内容を転送先に記憶させ、ＳとＤを１だけ増分
し、Ｌを１だけ減分し、続行する。

１０　　Ｌ＝Ｏの場合：　終了する。

このリストの項目の各々は多重分岐における１つの分岐
波を表し、また各項目は加算、比較、取出し、又は記憶
の如き動作を行う１つの制御ワード又は制御ワード・グ
ループを表す。「続行」を指示する各制御ワード又は制
御ワード・グループの最後の制御ワードは特別の分岐指
令を指定してオペランドのストリング処理を続行し、一
方「終了」を指示するものはストリング処理を続行させ
るこの特別指令を指定しない。

上記の説明の中で、本発明のＭＢＲ分岐命令は第１表に
示されている。本発明は、第１図に示す特別のアーキテ
クチャについて説明されてきた。

本発明は、第４図の一般的アーキテクチャについても説
明されてきた。これらの説明は双方とも、代表的なレフ
ト・ツー・ライト命令（ＭＶＣ）についてである。従っ
て、当業者は、どのようなハードウェア構成が係わって
いても、本発明を他のレフト・ツー・ライト命令に容易
に適用することができよう。

本発明は、バイト境界合せされたバイト・ストリングを
転送元記憶位置から同じ長さの転送先記憶位置へ移動す
ることを例にとって説明されているが、本発明は、記憶
された少なくとも１つのオペランドをある記憶アドレス
から別の記憶アドレスへ処理する他の命令にも適用でき
ることは明らかである。

【図面の簡単な説明】

第１図は、ダブルワード（ＤＷ）アーキテクチャを持つ
データ処理システムに本発明を適用した例を示すブロッ
ク図である。 第２図は、先行技術である１８Ｍシステム３８データ処
理システムの関連部分を示すブロック図である。 第３図は、第１表に示す情報のブロック図である。 第４図は、本発明の包括的に示すブロック図である。 第５図は、主記憶装置及び制御記憶装置を持つデータ処
理システムのブロック図である。 第６図は、本発明が１サイクルの中で、（１）制御ワー
ドを実行し、（２）次のサイクルの制御ワードを取り出
し、且つ（３）次のサイクルにおいて取り出されること
となる制御ワードのための制御記憶アドレスを決定する
方法を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第６図

Claims (1)

1. 【特許請求の範囲】 複数バイトのオペランド及び該オペランドを処理するた
   めの制御ワードを記憶する記憶手段と、該記憶手段に接
   続されたレジスタとを有するデータ処理システムにおい
   て、 前記レジスタにおけるオペランド・バイトの境界合せ、
   及び処理すべき残りのオペランド・バイトの数に応じて
   、次に実行すべき制御ワードを決めることを特徴とする
   制御ワード分岐方法。