JPH01137713A - ピーキング回路 - Google Patents
ピーキング回路Info
- Publication number
- JPH01137713A JPH01137713A JP62295625A JP29562587A JPH01137713A JP H01137713 A JPH01137713 A JP H01137713A JP 62295625 A JP62295625 A JP 62295625A JP 29562587 A JP29562587 A JP 29562587A JP H01137713 A JPH01137713 A JP H01137713A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- side gate
- source
- gate means
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 17
- 230000000694 effects Effects 0.000 abstract description 18
- 230000003321 amplification Effects 0.000 description 13
- 238000003199 nucleic acid amplification method Methods 0.000 description 13
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/708—Construction of apparatus, e.g. environment aspects, hygiene aspects or materials
- G03F7/70858—Environment aspects, e.g. pressure of beam-path gas, temperature
- G03F7/70883—Environment aspects, e.g. pressure of beam-path gas, temperature of optical system
- G03F7/70891—Temperature
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Atmospheric Sciences (AREA)
- Toxicology (AREA)
- Engineering & Computer Science (AREA)
- Environmental & Geological Engineering (AREA)
- Epidemiology (AREA)
- Public Health (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は広帯域増幅回路などに用いられるピーキング回
路に関する。
路に関する。
テレビジョン画像信号の増幅等のいわゆるビデオ増幅回
路は、直流から数十Ｍ Ｈｚにわたる広帯域増幅特性が
要求される。直流および低周波領域では、直結回路化す
ることにより利得の低下は避けることができるが、高域
ではトランジスタの電流の増幅率の周波数特性、接合容
量等により利得が低下するため、高域補償が必要である
。
路は、直流から数十Ｍ Ｈｚにわたる広帯域増幅特性が
要求される。直流および低周波領域では、直結回路化す
ることにより利得の低下は避けることができるが、高域
ではトランジスタの電流の増幅率の周波数特性、接合容
量等により利得が低下するため、高域補償が必要である
。
そこで、従来から第４図に示すような回路が用いられて
いる。同図（ａ）に示すように、ソース抵抗Ｒに並列に
適当な値のソースキャパシタＳ Ｃを接続し、高域での帰還量を減少させて利得の低下を
抑えている。第４図（ｂ）はピーキング周波数を制御で
きるようにしたもので、ソースキャパシタＣは直流阻止
コンデンサＣ１と可変容量ダイオードＤ２によるキャパ
シタＣ２により形成されている。ここで、直流阻止コン
デンサＣ１は電界効果トランジスタ（ＦＥＴ）１のソー
スに直流を印加しないようにするためのもので、ピーキ
ング周波数制御端子２は制御抵抗Ｒを介して可変容量ダ
イオードＤ２のバイアスを変化させることにより、回路
のピーキング周波数を制御するためのものである。
いる。同図（ａ）に示すように、ソース抵抗Ｒに並列に
適当な値のソースキャパシタＳ Ｃを接続し、高域での帰還量を減少させて利得の低下を
抑えている。第４図（ｂ）はピーキング周波数を制御で
きるようにしたもので、ソースキャパシタＣは直流阻止
コンデンサＣ１と可変容量ダイオードＤ２によるキャパ
シタＣ２により形成されている。ここで、直流阻止コン
デンサＣ１は電界効果トランジスタ（ＦＥＴ）１のソー
スに直流を印加しないようにするためのもので、ピーキ
ング周波数制御端子２は制御抵抗Ｒを介して可変容量ダ
イオードＤ２のバイアスを変化させることにより、回路
のピーキング周波数を制御するためのものである。
第４図（ｂ）のような従来回路では、直流阻止キャパシ
タＣ１の値を可変容量ダイオードＤ２によるキャパシタ
Ｃ２の値より太き（すると、ピーキング周波数の制御が
容易である。このために、同図（ｂ）のような回路を単
一の半導体チップ上でモノリシックに実現しようとする
と、直流阻止キャパシタのために大きなチップ面積が占
有されてしまう。その結果、回路の高集積化を図ること
が難しくなるという問題があった。また、ピーキング回
路を構成する素子が多くなるという問題があった。
タＣ１の値を可変容量ダイオードＤ２によるキャパシタ
Ｃ２の値より太き（すると、ピーキング周波数の制御が
容易である。このために、同図（ｂ）のような回路を単
一の半導体チップ上でモノリシックに実現しようとする
と、直流阻止キャパシタのために大きなチップ面積が占
有されてしまう。その結果、回路の高集積化を図ること
が難しくなるという問題があった。また、ピーキング回
路を構成する素子が多くなるという問題があった。
そこで本発明は、ピーキング周波数を制御することが可
能であり、かつ半導体チップ上での占有面積を小さくす
ることのできるピーキング回路を提供することを目的と
する。
能であり、かつ半導体チップ上での占有面積を小さくす
ることのできるピーキング回路を提供することを目的と
する。
本発明に係るピーキング回路は、半導体基板に形成され
たＦＥＴと、このＦＥＴのソースに接続された抵抗と、
この抵抗に並列接続されたキャパシタとを備えるピーキ
ング回路において、上記のキャパシタは半導体基板に形
成された少なくとも１つのダイオードを含んで構成され
、半導体基板のダイオードの近傍にはピーキング周波数
を制御するための制御信号が入力される第１のサイドゲ
ート手段が配設され、かつ半導体基板のＦＥＴの近傍に
は第２のサイドゲート手段が配設され、さらに、第１の
サイドゲート手段によるＦＥＴの特性変動を打ち消すた
めの補償信号を上記の制御信号から生成して第２のサイ
ドゲート手段に出力する自動補償手段を備えることを特
徴とする。
たＦＥＴと、このＦＥＴのソースに接続された抵抗と、
この抵抗に並列接続されたキャパシタとを備えるピーキ
ング回路において、上記のキャパシタは半導体基板に形
成された少なくとも１つのダイオードを含んで構成され
、半導体基板のダイオードの近傍にはピーキング周波数
を制御するための制御信号が入力される第１のサイドゲ
ート手段が配設され、かつ半導体基板のＦＥＴの近傍に
は第２のサイドゲート手段が配設され、さらに、第１の
サイドゲート手段によるＦＥＴの特性変動を打ち消すた
めの補償信号を上記の制御信号から生成して第２のサイ
ドゲート手段に出力する自動補償手段を備えることを特
徴とする。
本発明の構成によれば、ＦＥＴに接続されるキャパシタ
としてのダイオードの近傍には第１のサイドゲート手段
が配設され、またＦＥＴの近傍には第２のサイドゲート
手段が配設され、この第２のサイドゲート手段には自動
補償回路からの補償信号が与えられる。このため、サイ
ドゲート効果によってそのダイオードによるキャパシタ
の容量を可変にして、ピーキング周波数を制御すること
を可能にしながら、ＦＥＴの特性変動を自動的に補償す
ることを可能にする。
としてのダイオードの近傍には第１のサイドゲート手段
が配設され、またＦＥＴの近傍には第２のサイドゲート
手段が配設され、この第２のサイドゲート手段には自動
補償回路からの補償信号が与えられる。このため、サイ
ドゲート効果によってそのダイオードによるキャパシタ
の容量を可変にして、ピーキング周波数を制御すること
を可能にしながら、ＦＥＴの特性変動を自動的に補償す
ることを可能にする。
、以下、添付図面の第１図ないし第３図を参照して、本
発明のいくつかの実施例を説明する。なお、図面の説明
において同一の要素には同一の符号を付し、重複する説
明を省略する。
発明のいくつかの実施例を説明する。なお、図面の説明
において同一の要素には同一の符号を付し、重複する説
明を省略する。
まず、具体的な実施例の説明に先立って、第４図（ａ）
に示す回路の解析をする。同図（ａ）において、負荷抵
抗をＲ５ＦＥＴＩの相互コンブクタンスをｇ １ソース
赤ドレイン抵抗を’ｄｓ、■ ドレイン抵抗をＲ９とすると、電圧利得ＡＶはとなる。
に示す回路の解析をする。同図（ａ）において、負荷抵
抗をＲ５ＦＥＴＩの相互コンブクタンスをｇ １ソース
赤ドレイン抵抗を’ｄｓ、■ ドレイン抵抗をＲ９とすると、電圧利得ＡＶはとなる。
イ旦し、ＲＲ謹ＲＲ／（ＲＤ＋Ｄ Ｌ
ＤＬ ＲＬ）であり、ｇｄｓをドレインコンダクタンスと−す ると、ｒ −ｇ となる。従って、上記の関係ｄ
ｓ ｄｓ 式より、ピーキング周波数はＣＲなる時定数 Ｓ で決定されることがわかる。
ＤＬ ＲＬ）であり、ｇｄｓをドレインコンダクタンスと−す ると、ｒ −ｇ となる。従って、上記の関係ｄ
ｓ ｄｓ 式より、ピーキング周波数はＣＲなる時定数 Ｓ で決定されることがわかる。
第１図は本発明の実施例の回路図である。
同図において、ソースキャパシタＣは例えばソースとド
レインを短絡したＭＥＳＦＥＴからなるシ＝１−／トキ
ーダイオードＤにより実現され、その近傍にはサイドゲ
ート効果をダイオードＤに及ぼすための第１のサイ・ド
ゲート手段１０が配設されている。そして、このサイド
ゲート手段１０はピーキング周波数制御端子ＣＤに接続
されている。
レインを短絡したＭＥＳＦＥＴからなるシ＝１−／トキ
ーダイオードＤにより実現され、その近傍にはサイドゲ
ート効果をダイオードＤに及ぼすための第１のサイ・ド
ゲート手段１０が配設されている。そして、このサイド
ゲート手段１０はピーキング周波数制御端子ＣＤに接続
されている。
一方、増幅用のＦＥＴＩの近傍には、サイドゲート手段
１０によるＦＥＴＩへのサイドゲート効果を補償するた
めの第２のサイドゲート手段２０が配設され、これは閾
値電圧補償端子ＣＦに接続されている。そして、制御端
子ＣＤと補償端子ＣＦの間には自動補償回路３が設けら
れる。この自動補償回路３は、第１のサイドゲート手段
１０による増幅用のＦＥＴＩへのサイドゲート効果を打
ち消すためのもので、その構成および機能は後述する。
１０によるＦＥＴＩへのサイドゲート効果を補償するた
めの第２のサイドゲート手段２０が配設され、これは閾
値電圧補償端子ＣＦに接続されている。そして、制御端
子ＣＤと補償端子ＣＦの間には自動補償回路３が設けら
れる。この自動補償回路３は、第１のサイドゲート手段
１０による増幅用のＦＥＴＩへのサイドゲート効果を打
ち消すためのもので、その構成および機能は後述する。
ここで、サイドゲート効果とは半導体基板に形成された
導電層や電極に電位を与えたとき、これに近接するＦＥ
Ｔやダイオードの特性が影響を受ける効果である。そし
て、ＦＥＴの場合には閾値電圧などが変動し、ダイオー
ドの場合にはその容量値などが変動する。これを、第１
図のようにＦＥＴのソースとドレインを短絡したダイオ
ードを例にして、第２図により説明する。
導電層や電極に電位を与えたとき、これに近接するＦＥ
Ｔやダイオードの特性が影響を受ける効果である。そし
て、ＦＥＴの場合には閾値電圧などが変動し、ダイオー
ドの場合にはその容量値などが変動する。これを、第１
図のようにＦＥＴのソースとドレインを短絡したダイオ
ードを例にして、第２図により説明する。
第２図はサイドゲート効果を示すためのものである。い
ま、同図（ａ）のように、半導体基板上のＦＥＴ （ソ
ースとドレインを短絡してダイオードとなるＦＥＴ）の
近傍にサイドゲート手段１０が配設されているものとし
、ＦＥＴのゲート拳ソース間電圧がｖ １ゲート・ソー
ス間容量がＣｇｓｓ であるとする。ここで、端子ＣＤからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイドゲー
ト効果によってＦＥＴのスレッシジッドレベル（閾値電
圧）ｖｔｈが変化する。また、ゲート・ソース間容量Ｃ
はＦＥＴのゲート・ソーＳ ス間電圧Ｖ に対して、第２図（ｂ）のよう依存Ｓ 性を持っている。そこで、サイドゲート手段１０に制御
電圧を印加することにより、ＦＥＴの閾値電圧をｖ
−ｖ 〜■ と変化させると、ｔｈｌ ｔｈ２
ｔｈ３ ＦＥＴのゲート・ソース間電圧Ｖ に対するゲーｓ ト・ソース間容量Ｃの依存性は、同図（ｂ）のｓ 記号ａｌ、ａ２．ａ３のように変化する。従って、ＦＥ
Ｔのゲート・ソース間電圧Ｖ がある一定値ｓ でも、ゲート番ソース間容量Ｃの値は、サイドｓ ゲート手段１０への制御電圧のレベルによって制御でき
ることになる。このため、例えばＦＥＴのソースとドレ
インを短絡してダイオードＤを構成すれば、第１のサイ
ドゲート手段１０への端子ＣＤからの印加電圧により、
その容量値を制御できる。
ま、同図（ａ）のように、半導体基板上のＦＥＴ （ソ
ースとドレインを短絡してダイオードとなるＦＥＴ）の
近傍にサイドゲート手段１０が配設されているものとし
、ＦＥＴのゲート拳ソース間電圧がｖ １ゲート・ソー
ス間容量がＣｇｓｓ であるとする。ここで、端子ＣＤからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイドゲー
ト効果によってＦＥＴのスレッシジッドレベル（閾値電
圧）ｖｔｈが変化する。また、ゲート・ソース間容量Ｃ
はＦＥＴのゲート・ソーＳ ス間電圧Ｖ に対して、第２図（ｂ）のよう依存Ｓ 性を持っている。そこで、サイドゲート手段１０に制御
電圧を印加することにより、ＦＥＴの閾値電圧をｖ
−ｖ 〜■ と変化させると、ｔｈｌ ｔｈ２
ｔｈ３ ＦＥＴのゲート・ソース間電圧Ｖ に対するゲーｓ ト・ソース間容量Ｃの依存性は、同図（ｂ）のｓ 記号ａｌ、ａ２．ａ３のように変化する。従って、ＦＥ
Ｔのゲート・ソース間電圧Ｖ がある一定値ｓ でも、ゲート番ソース間容量Ｃの値は、サイドｓ ゲート手段１０への制御電圧のレベルによって制御でき
ることになる。このため、例えばＦＥＴのソースとドレ
インを短絡してダイオードＤを構成すれば、第１のサイ
ドゲート手段１０への端子ＣＤからの印加電圧により、
その容量値を制御できる。
上記の実施例によれば、半導体チップにおける占有面積
を小さくすることができる。一般に、半導体チップに集
積回路を実現するときにはキャパシタ部分が大きな面積
を占め、これが高集積化の妨げとなる。ところが、半導
体チップ上の第１層配線と第２層配線の間で形成される
ＭＩＭ （金属−絶縁膜−金属）容量をダイオード容量
と比較すると、同一の容量値を実現する場合には、ダイ
オードの占有面積はＭＩＭの占有面積の１／１０程度に
抑えられる。従って、その分だけ回路の高集積化が可能
になる。また、制御端子ＣＤから制御電圧を印加すれば
、ダイオードＤにサイドゲート効果を及ぼすことができ
る。従って、これによってソースキャパシタＣを変える
ことができるので、ピーキング周波数を可変制御するこ
とが可能になる。
を小さくすることができる。一般に、半導体チップに集
積回路を実現するときにはキャパシタ部分が大きな面積
を占め、これが高集積化の妨げとなる。ところが、半導
体チップ上の第１層配線と第２層配線の間で形成される
ＭＩＭ （金属−絶縁膜−金属）容量をダイオード容量
と比較すると、同一の容量値を実現する場合には、ダイ
オードの占有面積はＭＩＭの占有面積の１／１０程度に
抑えられる。従って、その分だけ回路の高集積化が可能
になる。また、制御端子ＣＤから制御電圧を印加すれば
、ダイオードＤにサイドゲート効果を及ぼすことができ
る。従って、これによってソースキャパシタＣを変える
ことができるので、ピーキング周波数を可変制御するこ
とが可能になる。
更に上記の第１図の実施例では、増幅用のＦＥＴ１の近
傍にも第２のサイドゲート手段２０が設けられ、この補
償端子ＣＦには自動補償回路３の出力（補償信号）が与
えられているので、ダイオード用の第１のサイドゲート
手段１０による増幅用のＦＥＴＩへの悪影響を補償する
ことができる。
傍にも第２のサイドゲート手段２０が設けられ、この補
償端子ＣＦには自動補償回路３の出力（補償信号）が与
えられているので、ダイオード用の第１のサイドゲート
手段１０による増幅用のＦＥＴＩへの悪影響を補償する
ことができる。
すなわち、ダイオードＤとＦＥＴＩが接近しているため
に第１のサイドゲート手段１０が増幅用のＦＥＴＩに接
近しているときには、第１のサイドゲート手段１０に印
加した制御電圧によってＦＥＴ１にサイドゲート効果が
引き起こされやすい。
に第１のサイドゲート手段１０が増幅用のＦＥＴＩに接
近しているときには、第１のサイドゲート手段１０に印
加した制御電圧によってＦＥＴ１にサイドゲート効果が
引き起こされやすい。
このようなときには、第１のサイドゲート手段１０から
の影響を阻止するような補償電圧を、自動補償回路３に
おいて制御端子ＣＤからの制御電圧により生成し、これ
を第２のサイドゲート手段２０に印加すれば、増幅用の
ＦＥＴＩの閾値等が変ってしまうのを防ぐことができる
。
の影響を阻止するような補償電圧を、自動補償回路３に
おいて制御端子ＣＤからの制御電圧により生成し、これ
を第２のサイドゲート手段２０に印加すれば、増幅用の
ＦＥＴＩの閾値等が変ってしまうのを防ぐことができる
。
自動補償回路３の具体的構成としては、例えば制御端子
ＣＤからの制御電圧をＩＩＩ ：’Ｊ 接続された２個
の抵抗の一方の端子に与え、他方の端子を電源に接続し
、これによって抵抗分割された電圧を補償電圧として取
り出せばよい。なお、この抵抗分割については、第１の
サイドゲート手段１ｏによる増幅用ＦＥＴＩへのサイド
ゲート効果の程度が、基板上でのサイドゲート手段１ｏ
とＦＥＴとの間の距離や、回路パターン等によりあらが
しめわがっているので、容易に設定することができる。
ＣＤからの制御電圧をＩＩＩ ：’Ｊ 接続された２個
の抵抗の一方の端子に与え、他方の端子を電源に接続し
、これによって抵抗分割された電圧を補償電圧として取
り出せばよい。なお、この抵抗分割については、第１の
サイドゲート手段１ｏによる増幅用ＦＥＴＩへのサイド
ゲート効果の程度が、基板上でのサイドゲート手段１ｏ
とＦＥＴとの間の距離や、回路パターン等によりあらが
しめわがっているので、容易に設定することができる。
なお、この自動補償回路３については、キャパシタ用の
ダイオードや増幅用のＦＥＴが形成された半導体基板に
設けてもよく、別個の基板に構成してボンディングワイ
ヤなどで接続してもよい。
ダイオードや増幅用のＦＥＴが形成された半導体基板に
設けてもよく、別個の基板に構成してボンディングワイ
ヤなどで接続してもよい。
第３図は第１図の回路を半導体基板上で実現したときの
斜視図である。但し、この例ではダイオードＤはソース
とドレインを短絡したＦＥＴで構成されるのではなく、
活性層上にショットキー電極を形成した通常のショット
キーダイオードで構成されている。また、自動補償回路
３については図示を省略しである。
斜視図である。但し、この例ではダイオードＤはソース
とドレインを短絡したＦＥＴで構成されるのではなく、
活性層上にショットキー電極を形成した通常のショット
キーダイオードで構成されている。また、自動補償回路
３については図示を省略しである。
図示の通り、キャパシタ用のダイオードＤは活性層３１
上にショットキー電極３２を配設して形成され、増幅用
のＦＥＴＩは活性層３３上にショットキーゲート電極３
４を配設し、その両側にソース電極３５およびドレイン
電極３６を配設することにより形成される。また、ソー
ス抵抗Ｒは拡散抵抗層４１の両端にオーミック電極４２
゜４３を配設して形成され、ドレイン抵抗Ｒ８は拡散抵
抗層４４の両端にオーミック電極４５．４６を配設して
形成される。さらに、第１のサイドゲート手段１０はダ
イオードＤの近傍に形成された不純物拡散層（サイドゲ
ート層）１１上にサイドゲートメタル１２にオーミック
接触させることにより形成され、第２のサイドゲート手
段２ｏはＦＥＴＩの近傍に形成されたサイドゲート層２
１上に、サイドゲートメタル２２をオーミック接触させ
ることにより形成される。なお、図中の符号５０は各素
子を接続する配線層である。
上にショットキー電極３２を配設して形成され、増幅用
のＦＥＴＩは活性層３３上にショットキーゲート電極３
４を配設し、その両側にソース電極３５およびドレイン
電極３６を配設することにより形成される。また、ソー
ス抵抗Ｒは拡散抵抗層４１の両端にオーミック電極４２
゜４３を配設して形成され、ドレイン抵抗Ｒ８は拡散抵
抗層４４の両端にオーミック電極４５．４６を配設して
形成される。さらに、第１のサイドゲート手段１０はダ
イオードＤの近傍に形成された不純物拡散層（サイドゲ
ート層）１１上にサイドゲートメタル１２にオーミック
接触させることにより形成され、第２のサイドゲート手
段２ｏはＦＥＴＩの近傍に形成されたサイドゲート層２
１上に、サイドゲートメタル２２をオーミック接触させ
ることにより形成される。なお、図中の符号５０は各素
子を接続する配線層である。
第３図の例によれば、全体の素子数が減少するだけでな
く、半導体基板上での占有面積を少なくすることができ
る。また、特にモノリシックＩＣに適していることがわ
かる。
く、半導体基板上での占有面積を少なくすることができ
る。また、特にモノリシックＩＣに適していることがわ
かる。
本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。
の変形が可能である。
例えば、キャパシタの具体的な容量値などは、適宜に変
更することが可能である。また、サイドゲート手段の配
設位置なども、種々の変更が可能であり、サイドゲート
メタルのみでサイドゲート手段を構成してもよい。さら
に、自動補償回路３の具体的構成については、抵抗分割
によるものだけでなく、レベルシフトダイオードなどを
用いて構成してもよい。
更することが可能である。また、サイドゲート手段の配
設位置なども、種々の変更が可能であり、サイドゲート
メタルのみでサイドゲート手段を構成してもよい。さら
に、自動補償回路３の具体的構成については、抵抗分割
によるものだけでなく、レベルシフトダイオードなどを
用いて構成してもよい。
以上、詳細に説明した通り本発明によれば、ＦＥＴに接
続されるキャパシタとしてのダイオードの近傍には第１
のサイドゲート手段が配設され、ＦＥＴの近傍には第２
のサイドゲート手段が配設されて自動補償回路からの補
償電圧が与えられるので、その容量を可変にしてピーキ
ング周波数を制御することを可能にしながら、ピーキン
グ周波数の制御に伴う増幅用ＦＥＴの特性変動を補償す
ることができる。また、半導体チップ上の小さい面積で
構成することを可能にする効果がある。
続されるキャパシタとしてのダイオードの近傍には第１
のサイドゲート手段が配設され、ＦＥＴの近傍には第２
のサイドゲート手段が配設されて自動補償回路からの補
償電圧が与えられるので、その容量を可変にしてピーキ
ング周波数を制御することを可能にしながら、ピーキン
グ周波数の制御に伴う増幅用ＦＥＴの特性変動を補償す
ることができる。また、半導体チップ上の小さい面積で
構成することを可能にする効果がある。
第１図は本発明の実施例の回路図、第２図はサイドゲー
ト効果の説明図、第３図はこれを半導体基板上で実現し
たときの斜視図、第４図は従来例の回路図である。 ３・・・自動補償回路、１０・・・第１のサイドゲート
手段、２０・・・第２のサイドゲート手段、Ｄ・・・ダ
イオード、ＦＥＴＩ・・・増幅用の電界効果トランジス
タ、Ｒｓ・・・ソース抵抗、ＣＳ・・・ソースキャパシ
タ、ＣＤ・・・ピーキング周波数制御端子、ＣＦ・・・
閾値電圧補償端子。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹（ｂ） 従来技術
ト効果の説明図、第３図はこれを半導体基板上で実現し
たときの斜視図、第４図は従来例の回路図である。 ３・・・自動補償回路、１０・・・第１のサイドゲート
手段、２０・・・第２のサイドゲート手段、Ｄ・・・ダ
イオード、ＦＥＴＩ・・・増幅用の電界効果トランジス
タ、Ｒｓ・・・ソース抵抗、ＣＳ・・・ソースキャパシ
タ、ＣＤ・・・ピーキング周波数制御端子、ＣＦ・・・
閾値電圧補償端子。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹（ｂ） 従来技術
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成されたＦＥＴと、このＦＥＴのソ
ースに接続された抵抗と、この抵抗に並列接続されたキ
ャパシタとを備えるピーキング回路において、 前記キャパシタは前記半導体基板に形成された少なくと
も１つのダイオードを含んで構成され、前記半導体基板
の前記ダイオードの近傍にはピーキング周波数を制御す
るための制御信号が入力される第１のサイドゲート手段
が配設され、かつ前記半導体基板の前記ＦＥＴの近傍に
は第２のサイドゲート手段が配設され、さらに、前記第
１のサイドゲート手段による前記ＦＥＴの特性変動を打
ち消すための補償信号を前記制御信号から生成して前記
第２のサイドゲート手段に出力する自動補償手段を備え
ることを特徴とするピーキング回路。 ２、前記キャパシタは、カソードが前記ＦＥＴに接続さ
れアノードが接地されたショットキーダイオードにより
形成されることを特徴とする特許請求の範囲第１項記載
のピーキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295625A JPH01137713A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295625A JPH01137713A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137713A true JPH01137713A (ja) | 1989-05-30 |
| JPH0337326B2 JPH0337326B2 (ja) | 1991-06-05 |
Family
ID=17823057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295625A Granted JPH01137713A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137713A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873041A (en) * | 1987-08-31 | 1989-10-10 | Sumitomo Chemical Company, Limited | Process for producing a multilayer molded article |
| US7295072B2 (en) | 2004-09-15 | 2007-11-13 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit |
-
1987
- 1987-11-24 JP JP62295625A patent/JPH01137713A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873041A (en) * | 1987-08-31 | 1989-10-10 | Sumitomo Chemical Company, Limited | Process for producing a multilayer molded article |
| US7295072B2 (en) | 2004-09-15 | 2007-11-13 | Mitsubishi Denki Kabushiki Kaisha | Amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337326B2 (ja) | 1991-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7378912B2 (en) | Cascode connection circuit | |
| JP3745901B2 (ja) | Ｍｅｓｆｅｔを用いたスイッチ回路 | |
| US4686387A (en) | Biasing circuit for a field effect transistor | |
| US6900698B2 (en) | Negative feedback amplifier with electrostatic discharge protection circuit | |
| JPH0514069A (ja) | 高出力電界効果トランジスタ増幅器 | |
| JPS59186410A (ja) | 帰還型増幅器 | |
| US6856123B2 (en) | Semiconductor device provided with regulator circuit having reduced layout area and improved phase margin | |
| US6388511B1 (en) | Filter circuit | |
| US5684326A (en) | Emitter ballast bypass for radio frequency power transistors | |
| US5032885A (en) | Semiconductor device including a light receiving element, an amplifier, and an equalizer having a capacitor with the same laminate structure as the light receiving element | |
| JPS647523B2 (ja) | ||
| US6188283B1 (en) | Amplifier and semiconductor device therefor | |
| JPH0337326B2 (ja) | ||
| JPH01137714A (ja) | ピーキング回路 | |
| JPH06204757A (ja) | モノリシックマイクロウエーブ半導体集積回路 | |
| GB2230396A (en) | FET element with feedback | |
| JPH024146B2 (ja) | ||
| US5986511A (en) | Frequency dependent impedance | |
| US4134080A (en) | Low inductance resistor | |
| SU1246333A1 (ru) | Усилитель с регулируемым коэффициентом усилени | |
| JPH01198813A (ja) | 電界効果トランジスタ増幅器 | |
| JP2758773B2 (ja) | 増幅回路 | |
| JPH0374534B2 (ja) | ||
| WO1983001714A1 (en) | Amplifier suitable for low supply voltage operation | |
| JPH0516766B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040714 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050802 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060131 |