JPH024146B2 - - Google Patents
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- JPH024146B2 JPH024146B2 JP57013850A JP1385082A JPH024146B2 JP H024146 B2 JPH024146 B2 JP H024146B2 JP 57013850 A JP57013850 A JP 57013850A JP 1385082 A JP1385082 A JP 1385082A JP H024146 B2 JPH024146 B2 JP H024146B2
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- JP
- Japan
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- source
- field effect
- electrode
- semiconductor device
- barrier diode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は電界効果半導体装置に関し、特にデイ
プレシヨンモード電界効果半導体装置のバイアス
印加構造に関する。
プレシヨンモード電界効果半導体装置のバイアス
印加構造に関する。
(b) 従来技術と問題点
GaAs等よりなるモノリシツク集積回路の中の
増幅素子として使われるデイプレシヨンモード電
界効果トランジスタ（以下Ｄ型MES FETと略記
する）は、特にリニア増幅器の場合、ソースＳを
接地し、ドレインＤに正の電圧を印加したとき、
所定のドレイン電流を与えるためにゲートに適切
な負極性のバイアスを与える必要がある。
増幅素子として使われるデイプレシヨンモード電
界効果トランジスタ（以下Ｄ型MES FETと略記
する）は、特にリニア増幅器の場合、ソースＳを
接地し、ドレインＤに正の電圧を印加したとき、
所定のドレイン電流を与えるためにゲートに適切
な負極性のバイアスを与える必要がある。
例えばGaAs MES FETのDCバイアス方式に
は、この正のドレイン電圧と負のゲート電圧を外
部から供給する所謂２電源方式（第１図ａ）と、
外部より正の電圧のみを与え、負のゲート電圧は
ソースＳに直列に挿入した抵抗Ｒとソース電流に
よつてゲートＧの電位をソースＳに対して負にバ
イアスする１電源方式（（第１図ｂ）とがある。
は、この正のドレイン電圧と負のゲート電圧を外
部から供給する所謂２電源方式（第１図ａ）と、
外部より正の電圧のみを与え、負のゲート電圧は
ソースＳに直列に挿入した抵抗Ｒとソース電流に
よつてゲートＧの電位をソースＳに対して負にバ
イアスする１電源方式（（第１図ｂ）とがある。
このＩ電源方式は供給電源が１極性のみでよい
という大きな利点があるが、ソース抵抗Ｒは勿論
このＲと並列に入れる必要のあるRF信号バイパ
ス用の容量Ｃは信号周波数に対応してかなり大き
な容量値、従つて相当大きなパターン面積を必要
とし、モノリシツク集積回路装置におけるチツプ
の面積効率を著しく低下させるばかりでなく、容
量Ｃは絶縁膜のピンホール等により短絡する危険
性があり、歩留を低下させる等、コストを増大さ
せる要因となる。このように自己バイアス方式の
電界効果半導体素子をモノリシツクで実現するこ
とは必ずしも容易ではなく、そのため従来はハイ
ブリツド方式で作成していた。
という大きな利点があるが、ソース抵抗Ｒは勿論
このＲと並列に入れる必要のあるRF信号バイパ
ス用の容量Ｃは信号周波数に対応してかなり大き
な容量値、従つて相当大きなパターン面積を必要
とし、モノリシツク集積回路装置におけるチツプ
の面積効率を著しく低下させるばかりでなく、容
量Ｃは絶縁膜のピンホール等により短絡する危険
性があり、歩留を低下させる等、コストを増大さ
せる要因となる。このように自己バイアス方式の
電界効果半導体素子をモノリシツクで実現するこ
とは必ずしも容易ではなく、そのため従来はハイ
ブリツド方式で作成していた。
(c) 発明の目的
本発明の目的は上記問題点を解消し、製造容易
な１電源自己バイアス方式のデイプレシヨン型電
界効果半導体装置をモノリシツクで実現すること
にある。
な１電源自己バイアス方式のデイプレシヨン型電
界効果半導体装置をモノリシツクで実現すること
にある。
(d) 発明の構成
本発明の特徴は、半導体基板の同一表面に形成
された、ゲート電極、ソース電極並びにドレイン
電極を備えたデイプレシヨン型電界効果半導体素
子と、前記ソース電極と基準電位との間に介挿さ
れるシヨツトキバリア・ダイオードと、前記ゲー
ト電極と基準電位との間に介挿される抵抗或いは
インダクタンスとを具備してなることにある。
された、ゲート電極、ソース電極並びにドレイン
電極を備えたデイプレシヨン型電界効果半導体素
子と、前記ソース電極と基準電位との間に介挿さ
れるシヨツトキバリア・ダイオードと、前記ゲー
ト電極と基準電位との間に介挿される抵抗或いは
インダクタンスとを具備してなることにある。
(e) 発明の実施例
以下本発明に係るＤ型MES FETの一実施例を
図面により説明する。
図面により説明する。
第２図は上記一実施例の構成を示す回路構成図
で、同図に見られる如く本実施例では、通常のＤ
型のGaAs MES FETのソースＳと接地端との
間に、シヨツトキバリア・ダイオードＤを挿入し
た。ここで上記シヨツトキバリア・ダイオードの
陽極側はソースＳに、陰極側は接地端に接続す
る。またゲートＧと接地端との間にゲートバイア
ス供給用の抵抗RGを挿入する。なおこのRGに変
て、図示はしていないがインダクタンスを用いて
もよい。なお本実施例では上記接地端電位を基準
電位として用いた。
で、同図に見られる如く本実施例では、通常のＤ
型のGaAs MES FETのソースＳと接地端との
間に、シヨツトキバリア・ダイオードＤを挿入し
た。ここで上記シヨツトキバリア・ダイオードの
陽極側はソースＳに、陰極側は接地端に接続す
る。またゲートＧと接地端との間にゲートバイア
ス供給用の抵抗RGを挿入する。なおこのRGに変
て、図示はしていないがインダクタンスを用いて
もよい。なお本実施例では上記接地端電位を基準
電位として用いた。
シヨヨツトキバリア・ダイオードの順方向の電
圧−電流特性は第３図ａに示す如く、順方向電圧
VFがある一定のしきい値電圧（凡そ0.7V）を越
えると、急激に大きな順方向電流IFが流れ、端子
電圧がほぼ一定になる。このような特性を有する
シヨツトキバリア・ダイオードをソースＳと接地
端間に挿入した本実施例のFETにおいては、ド
レインＤに正の電圧を印加すると、ソース電位は
上記しきい値電圧だけ正となり、従つてゲートＧ
の電位はソース電位に対し上記しきい値電圧分だ
け負にバイアスされることとなる。
圧−電流特性は第３図ａに示す如く、順方向電圧
VFがある一定のしきい値電圧（凡そ0.7V）を越
えると、急激に大きな順方向電流IFが流れ、端子
電圧がほぼ一定になる。このような特性を有する
シヨツトキバリア・ダイオードをソースＳと接地
端間に挿入した本実施例のFETにおいては、ド
レインＤに正の電圧を印加すると、ソース電位は
上記しきい値電圧だけ正となり、従つてゲートＧ
の電位はソース電位に対し上記しきい値電圧分だ
け負にバイアスされることとなる。
第３図ｂは上述のシヨツトキバリア・ダイオー
ドの高周波（RF）領域における等価回路図で、
RSは半導体層の直列抵抗で、一般的に数Ω以下
で小さい。またRPはシヨツトキ接合のRF領域に
おける微分抵抗で、次式 RP＝0.028／IF〔Ω〕 で示されるように非常に小さい。例えば順方向電
流IFが10，28，50〔mA〕のときRPはそれぞれ2.8，
1.0，0.56〔Ω〕である。第１図ｂと第３図ｂとを
比較すると、上記２つの抵抗の和（RS＋RP）は
Ｒに対応するが、上述の如く（RS＋RP）はＲよ
り小さく、従つてRFに対する損失が小さい。
ドの高周波（RF）領域における等価回路図で、
RSは半導体層の直列抵抗で、一般的に数Ω以下
で小さい。またRPはシヨツトキ接合のRF領域に
おける微分抵抗で、次式 RP＝0.028／IF〔Ω〕 で示されるように非常に小さい。例えば順方向電
流IFが10，28，50〔mA〕のときRPはそれぞれ2.8，
1.0，0.56〔Ω〕である。第１図ｂと第３図ｂとを
比較すると、上記２つの抵抗の和（RS＋RP）は
Ｒに対応するが、上述の如く（RS＋RP）はＲよ
り小さく、従つてRFに対する損失が小さい。
CPはシヨツトキ接合の順方向バイアスされた
状態での容量で、GaAsの比誘電率εrが約13と大
きく、また順方向バイアス時には空乏層の幅が数
100Å以下と小さいのため、従来使用されている
誘電体に二酸化シリコン（SiO2，比誘電率εr≒
４）や窒化シリコン（Si3N4，比誘電率εr≒６）
を用いた平行平板コンデンサより大きな容量が得
るられ、従つてRFに対して十分損失を少なくす
ることが出来る。
状態での容量で、GaAsの比誘電率εrが約13と大
きく、また順方向バイアス時には空乏層の幅が数
100Å以下と小さいのため、従来使用されている
誘電体に二酸化シリコン（SiO2，比誘電率εr≒
４）や窒化シリコン（Si3N4，比誘電率εr≒６）
を用いた平行平板コンデンサより大きな容量が得
るられ、従つてRFに対して十分損失を少なくす
ることが出来る。
このように本実施例のGaAs MES FETは従
来のものに比較して動作時の損失が減少する。
来のものに比較して動作時の損失が減少する。
第４図は本実施例のGaAs MES FETを示す
要部断面図及び上面図、第５図は比較のために掲
げた従来装置を示す要部断面図及び上面図であ
る。なお第４図及び第５図のａはそれぞれの図ｂ
の―矢視部及び―矢視部断面を示す。
要部断面図及び上面図、第５図は比較のために掲
げた従来装置を示す要部断面図及び上面図であ
る。なお第４図及び第５図のａはそれぞれの図ｂ
の―矢視部及び―矢視部断面を示す。
第４図及び第５図において、１はGaAsよりな
る半絶縁性基板、２，２′はｎ型GaAsよりなる
活性層、３，４は金・ゲルマニウム／金
（AuGe／Au）等よりなりｎ型GaAsに対してオ
ーミツク接触するソース電極及びドレイン電極、
５及び６はチタン／白金／金（Ti／Pt／Au）よ
りなり上記活性層２にシヨツトキ接触するゲート
電極及び前述のシヨツトキバリア・ダイオードの
陽極、７は二酸化シリコン（SiO2）膜、８は活
性層２′に対するオーミク電極でAuGe／Auより
なる。また９はゲートバイアス供給用抵抗RG、
１０及び１１はゲートバイアス供給用抵抗RGの
両端の電極である。更に１２はバイパスキヤパシ
タ（第１図ｂのＣ）の電極、１３はソース抵抗
（第１図ｂのＲ）、１４及び１５はソース抵抗Ｒの
電極である。
る半絶縁性基板、２，２′はｎ型GaAsよりなる
活性層、３，４は金・ゲルマニウム／金
（AuGe／Au）等よりなりｎ型GaAsに対してオ
ーミツク接触するソース電極及びドレイン電極、
５及び６はチタン／白金／金（Ti／Pt／Au）よ
りなり上記活性層２にシヨツトキ接触するゲート
電極及び前述のシヨツトキバリア・ダイオードの
陽極、７は二酸化シリコン（SiO2）膜、８は活
性層２′に対するオーミク電極でAuGe／Auより
なる。また９はゲートバイアス供給用抵抗RG、
１０及び１１はゲートバイアス供給用抵抗RGの
両端の電極である。更に１２はバイパスキヤパシ
タ（第１図ｂのＣ）の電極、１３はソース抵抗
（第１図ｂのＲ）、１４及び１５はソース抵抗Ｒの
電極である。
両図より明らかな如く本実施例によれば、従来
装置におけるソース抵抗１３が不要となり、また
シヨツトキバリア・ダイオードの面積はキヤパシ
タＣよりも小さいので、素子を微細化出来、従つ
て集積回路装置を高密度化し得る。
装置におけるソース抵抗１３が不要となり、また
シヨツトキバリア・ダイオードの面積はキヤパシ
タＣよりも小さいので、素子を微細化出来、従つ
て集積回路装置を高密度化し得る。
例えば第５図の従来装置では、ドレイン電流を
10〔mA〕、ゲートバイアスを0.7〔Ｖ〕とした場合、
ソース抵抗１３（第１図ｂのＲ）及び電極１４，
１５の面積は約7000〔μm2〕となり、またバイパ
スキヤパシタＣの面積は遮断周波数が約30，300，
1000〔ＭHz〕の場合、それぞれ凡そ１×106，１×
105，３×104〔μm2〕を要する。
10〔mA〕、ゲートバイアスを0.7〔Ｖ〕とした場合、
ソース抵抗１３（第１図ｂのＲ）及び電極１４，
１５の面積は約7000〔μm2〕となり、またバイパ
スキヤパシタＣの面積は遮断周波数が約30，300，
1000〔ＭHz〕の場合、それぞれ凡そ１×106，１×
105，３×104〔μm2〕を要する。
これに対し第４図の本実施例では、シヨツトキ
バリア・ダイオードの面積は、ドレイン電流を上
述の如く10〔mA〕とした場合、凡そ1300〔μm2〕
でよく、これに電極部まで含めても凡そ3300〔μ
m2〕である。
バリア・ダイオードの面積は、ドレイン電流を上
述の如く10〔mA〕とした場合、凡そ1300〔μm2〕
でよく、これに電極部まで含めても凡そ3300〔μ
m2〕である。
従つて本実施例のシヨツトキバリア・ダイオー
ドの面積は従来装置のソース抵抗及びバイパスキ
ヤパシタの面積に対し、遮断周波数が30，300，
1000〔ＭHz〕の場合それぞれ、約１／326.1／35，
１／12と小さくて良いことになる。
ドの面積は従来装置のソース抵抗及びバイパスキ
ヤパシタの面積に対し、遮断周波数が30，300，
1000〔ＭHz〕の場合それぞれ、約１／326.1／35，
１／12と小さくて良いことになる。
以上述べた如く本実施例においては、従来装置
のソース抵抗Ｒ及びバイパスキヤパシタＣに変え
てシヨツトキバリア・ダイオードを配設すること
により、素子を大幅に微細化且つ動作時の損失を
低減可能となり、面積効率及び動作特性の良い一
電源方式のGaAs電界効果半導体装置が得るられ
る。なお上記シヨツトキバリア・ダイオードの各
部はCaAs電界効果半導体装置の各部を形成する
際に同時に形成し得る。従つて本実施例の半導体
装置を製作するに際しては、ホトマスクのパター
ンを一部変更するのみで良く、製造工程はなんら
変更を要しない。
のソース抵抗Ｒ及びバイパスキヤパシタＣに変え
てシヨツトキバリア・ダイオードを配設すること
により、素子を大幅に微細化且つ動作時の損失を
低減可能となり、面積効率及び動作特性の良い一
電源方式のGaAs電界効果半導体装置が得るられ
る。なお上記シヨツトキバリア・ダイオードの各
部はCaAs電界効果半導体装置の各部を形成する
際に同時に形成し得る。従つて本実施例の半導体
装置を製作するに際しては、ホトマスクのパター
ンを一部変更するのみで良く、製造工程はなんら
変更を要しない。
また本発明の電界効果半導体装置は上記一実施
例に説明したGaAsに限定されることなく、例え
ばシリコン（Si）等を用いて実施し得ることは容
易に理解出来よう。
例に説明したGaAsに限定されることなく、例え
ばシリコン（Si）等を用いて実施し得ることは容
易に理解出来よう。
(f) 発明の効果
以上説明した如く本発明により、改良された一
電源方式のバイアス印加構造を有するデイプレシ
ヨンモード電界効果半導体装置が提供される。な
お本発明は、個別半導体装置及び集積回路装置の
いずれに対しても実施し得ることは勿論である。
電源方式のバイアス印加構造を有するデイプレシ
ヨンモード電界効果半導体装置が提供される。な
お本発明は、個別半導体装置及び集積回路装置の
いずれに対しても実施し得ることは勿論である。
第１図ａ，ｂは従来の２電源方式及び１電源方
式のGaAs MES FETの構成を示す回路図、第
２図は本発明の一実施例の構成を回路図、第３図
ａ，ｂはそれぞれ第２図のシヨツトキバリア・ダ
イオードＤの順方向特性を示す曲線図及び等価回
路図、第４図は上記一実施例の要部断面図及び上
面図、第５図は比較のために掲げた従来装置の要
部断面図及び上面図である。 図において、１は半絶縁性基板、２，２′は活
性層、３，４は活性層２とオーミツク接触をなす
ソース電極及びドレイン電極、５，６はそれぞれ
活性層２，２′とシヨツトキ接触をなすゲート電
極及びシヨツトキバリア・ダイオードの電極を示
す。
式のGaAs MES FETの構成を示す回路図、第
２図は本発明の一実施例の構成を回路図、第３図
ａ，ｂはそれぞれ第２図のシヨツトキバリア・ダ
イオードＤの順方向特性を示す曲線図及び等価回
路図、第４図は上記一実施例の要部断面図及び上
面図、第５図は比較のために掲げた従来装置の要
部断面図及び上面図である。 図において、１は半絶縁性基板、２，２′は活
性層、３，４は活性層２とオーミツク接触をなす
ソース電極及びドレイン電極、５，６はそれぞれ
活性層２，２′とシヨツトキ接触をなすゲート電
極及びシヨツトキバリア・ダイオードの電極を示
す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の同一表面に形成された、 ゲート電極、ソース電極並びにドレイン電極を
備えたデイプレシヨン型電界効果半導体素子と、 前記ソース電極と基準電位との間に介挿される
シヨツトキバリア・ダイオードと、 前記ゲート電極と基準電位との間に介挿される
抵抗或いはインダクタンス とを具備してなることを特徴とする電界効果半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013850A JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013850A JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131775A JPS58131775A (ja) | 1983-08-05 |
| JPH024146B2 true JPH024146B2 (ja) | 1990-01-26 |
Family
ID=11844749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013850A Granted JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217743A (ja) * | 1990-01-23 | 1991-09-25 | Fujitsu General Ltd | 空気調和機の運転制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577719B2 (ja) * | 1984-07-06 | 1997-02-05 | テキサス インスツルメンツ インコ−ポレイテツド | 電界効果トランジスタのソース電極構造 |
| FR2583221B1 (fr) * | 1985-06-07 | 1987-07-31 | Labo Electronique Physique | Dispositif semiconducteur pour la realisation des capacites de decouplage placees entre l'alimentation et la masse des circuits integres |
| US6822321B2 (en) * | 2002-09-30 | 2004-11-23 | Cree Microwave, Inc. | Packaged RF power transistor having RF bypassing/output matching network |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588366A (en) * | 1978-12-27 | 1980-07-04 | Fujitsu Ltd | Semiconductor device |
-
1982
- 1982-01-29 JP JP57013850A patent/JPS58131775A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217743A (ja) * | 1990-01-23 | 1991-09-25 | Fujitsu General Ltd | 空気調和機の運転制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58131775A (ja) | 1983-08-05 |
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