JPH01138143U - - Google Patents

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JPH01138143U
JPH01138143U JP3461988U JP3461988U JPH01138143U JP H01138143 U JPH01138143 U JP H01138143U JP 3461988 U JP3461988 U JP 3461988U JP 3461988 U JP3461988 U JP 3461988U JP H01138143 U JPH01138143 U JP H01138143U
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Description

【図面の簡単な説明】
第１図はこの考案の一実施例を示す図、第２図
は従来の記憶装置を示す図である。 図において、１は中央演算装置、２はプログラ
ム制御バス、３はプログラム制御バスインタフエ
ース回路、４はレジスタ、５はデコーダＡ、６は
デコーダＢ、７はマスク回路Ａ、８はマスク回路
Ｂ、９は専用演算装置、１０は主記憶装置、１１
〜１３はメモリバス、１１はステータス信号、１
２はデータバス、１３はアドレスバスである。な
お、図中同一あるいは相当部分には同一符号を付
して示してある。

Claims (1)

    【実用新案登録請求の範囲】
  1. メモリバスに接続した主記憶装置を選択するた
    めのデコーダＡと、上記メモリバスに接続した専
    用演算装置を選択するためのデコーダＢと、アド
    レス切換用のレジスタと、上記レジスタの制御を
    行なうプログラム制御バス・インタフエース回路
    と、上記デコーダＡの出力を上記レジスタの状態
    に従つて無効にするマスク回路Ａと、上記デコー
    ダＢの出力を上記レジスタの状態に従つて無効に
    するマスク回路Ｂとを備えたことを特徴とする記
    憶装置。
JP3461988U 1988-03-16 1988-03-16 Pending JPH01138143U (ja)

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JP3461988U JPH01138143U (ja) 1988-03-16 1988-03-16

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JPH01138143U true JPH01138143U (ja) 1989-09-21

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ID=31261319

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JP3461988U Pending JPH01138143U (ja) 1988-03-16 1988-03-16

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