JPH01138831A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル通信方式におけるフレームカウンタ
に関する。

（従来の技術） 従来、この種のフレーム同期方式は同期パルスの配列の
仕方によって異なっており、大別すると跳越万式と系列
方式があった。

後者は同期パルスの個数だけフリップフロップ回路が必
要であり、伝送情報速度が上昇するにつれて、回路を実
現することが困難になってきた。

ま几、低速用の素子を用いるため情報信号を並列信号に
変換して同期をとるようにする場合には前後者とも並列
信号の仕方に依存し同期復帰時間がかなり長くなったり
１回路規模が大きくなつ几りしてい念。

（発明が解決しようとする問題点） 第２図は従来のフレームカウンタの一例を示す図である
。

入力データ信号１は直並列変換回路３に入力され、ここ
でＮ分周回路１４で作つ７ｊＮ相のクロック信号により
Ｎ個の並列信号に変換される。

Ｎ分周回路１４はクロック１２をＮ分周してＮ相のクロ
ック信号を作る。Ｎ個の並列信号は同期パターン検出回
路１６と信号入換回路１８に送出される。同期パターン
検出回路１６はＮ個の並列信号の同期パターンをそれぞ
れ検出し、フレームカウンタ１７を動作させる友めゲー
ト回路１５を開いてＮ分周クロック信号をフレームカウ
ンタ１７に入力させる。また同期パターン検出回路１６
は各チャンネルを識別し、信号入換回路８を制御し、こ
れによって信号入換回路８はチャンネルの順序に並べ換
える。

以上の構成において、伝送情報速度が上昇した場合、並
列信号の数を増加させることによって高速で動作させる
部分を少なくすることができる。し九がって、伝送情報
速度の上昇にもかかわらず低速用素子で構成可能ではあ
るが、回路規模が太きくなりかつ消費電力も増大すると
いう問題があった。

ｔｅ、並列信号毎にフレームパルスが挿入されていなけ
ればならず、任意の信号に適用できないという欠点ああ
つ几。

本発明の目的はフレームパルスの位置を示す信号と、フ
レーム信号とで予じめ入力データ信号をずらして並列信
号を作成してフレーム同期をとることにより、上記欠点
を解決し友フレームカウンタを提供することにある。

（問題点を解決するための手段） 前記目的を達成する几めに本発明によるフレームカウン
タはフレームパルスの位置を示す信号でクロック信号の
１ビット分の送出を禁止する１ビット禁止回路と、前記
クロック信号をＮ分周するＮ分周回路と、前記Ｎ分周回
路出力によって直列入力データ信号をＮ個の並列信号に
変換する直並列変換回路と、前記Ｎ個の並列信号をフレ
ーム毎に取り入れ、フレーム同期パルスを検出する同期
パターン検出回路と、前記同期パターン検出回路が同期
パターンを検出しｔとき、リセットされ、フレームパル
スの位置ヲ示す信号より計数を開始し、同期パターンを
検出しなかったときは前記フレームパルスの位置を示す
信号を出力して前記１ビット禁止回路の１ビット禁止を
動作させるフレームカウンタとから構放しである。

（実施例） 以下、図面を参照して本発明をさらに詳しく説明する。

第１図は本発明によるフレーム同期８にの実施例を示す
ブロック図である。

シリー７の入力データ信号１は直並列変換回路３に入力
され、ここでＮ＠の並列信号に変換される。

クロック信号は後述するフレームカウンタ７からのフレ
ームパルス位置を示す信号が１のとき、ゲート回路５を
通過し、Ｎ分周回路に入力する。

Ｎ分周回路４において、クロックはＮ分周され、直並列
変換回路３に印加され、上述の並列変換が行なわれる。

直並列変換回路３より出力される並列データ信号は図示
しない回路部に出力されるとともに同期パターン検出回
路６に入力される。

同期パターン検出回路６はフレームパルス位置出した場
合、フレームカウンタ７をリセットし、フレームパルス
の位置を示す信号よりフレームカランタフの動作を開始
させる。し九がって。

フレームカウンタ７のその位置からのカウント出力によ
って、並列データ信号が同期パターン検出回路６に敞入
れられる。

−１、フレーム同期パルスが検出されなかった場合は、
フレームパルスの位置を示す信号によってゲート回路５
へのクロツク２０１ビット分の入力が禁止される。し念
がってＮ分周回路４では１ビット分ずれてＮ分周され、
直並列変換回路３でも入力データ信号が１ビット分遅延
させられて並列信号に変換される。

同期パターン検出回路６には１ビット分ずれた並列デー
タ信号が入力され、同期パターン検出が再度行なわれる
。この１ビット位相をずらす動作はフレーム同期が採れ
るまで行なわれる。

並列データ信号は入力データ信号の１／Ｎ　の速度にな
るため低速素子の使用が可能になると同時に信号入換回
路等が不要となるｔめ回路構成が簡単になる。

ま念、１フレーム毎に並列データを入替え、同期が採れ
ていない場合、予じめ並列データをずらしているので同
期復帰時間が短かくなる。

（発明の効果） 以上、説明したように本発明は１フレーム毎に並列信号
を入替え、フレーム同期が採れていない場合、予じめ並
列信号をずらしてフレームパルスを検出するように１Ｉ
Ｉｔ底されているので。

以下のような種々の効果が得られる。

（１）低速素子の使用が可能である。

（２）いかなるフレーム構成でも実現できる。

（３）回路構成が簡略化され、消費７（、流が少なくな
る。

（４）同期復帰時間が短かくなる。

【図面の簡単な説明】

第１図は本発明によるフレームカウンタの実施例を示す
ブロック図、第２図は従来のフレームカウンタの回路図
である。 １．１１・・・入力データ信号 ２．１２・・・クロッ、り信号 ３．１３・・・直並列変換回路 ４．１４・・・Ｎ分周回路 ５．１５・・・ＡＮＤ回路 ６．１６・・・同期パターン検出回路 ７．１７・・・フレームカウンタ ８・・・信号入換回路 特許出願人　　日本電２株式会社 代理人　弁理士　井　ノ　ロ　　　　壽才１図 才２図

Claims (1)

【特許請求の範囲】
1. フレームパルスの位置を示す信号でクロック信号の１ビ
   ット分の送出を禁止する１ビット禁止回路と、前記クロ
   ック信号をＮ分周するＮ分周回路と、前記Ｎ分周回路出
   力によつて直列入力データ信号をＮ個の並列信号に変換
   する直並列変換回路と、前記Ｎ個の並列信号をフレーム
   毎に取り入れ、フレーム同期パルスを検出する同期パタ
   ーン検出回路と、前記同期パターン検出回路が同期パタ
   ーンを検出したとき、リセットされ、フレームパルスの
   位置を示す信号より計数を開始し、同期パターンを検出
   しなかつたときは前記フレームパルスの位置を示す信号
   を出力して前記１ビット禁止回路の１ビット禁止を動作
   させるフレームカウンタとから構成したことを特徴とす
   るフレーム同期回路。