JPH01196931A

JPH01196931A - 同期検出回路

Info

Publication number: JPH01196931A
Application number: JP63019614A
Authority: JP
Inventors: Koji Yoshimoto; 吉本　康二
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-02-01
Filing date: 1988-02-01
Publication date: 1989-08-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は同期検出回路に関し、特にデータ列のフレーム
同期ビット検出用同期検出回路に関する。

〔従来の技術〕

フレーム長がｎ（ｎは２以上の整数）ビットの整数倍で
あるデータ列にｎビットの特定バタ　　　”−ンのフレ
ーム同期ビットを挿入して伝送するデータ伝送方式が用
いられている。このデータ伝送方式において、同期検出
回路はデータ列中からフレーム同期ビットを検出し、検
出したりイミノジでフレームパルスを発生する。

第３図は、従来のかかる同期検出回路の一例を示すブロ
ック図である。

第３図に示す従来例はｎ＝３の場合の例であり、フレー
ム同期すべきデータ列り。およびそのクロック信号ＣＬ
１を入力しデータ列り、　−０３を出力する３段のシフ
トレジスタ２１と、データ列り、−０３を入力し検出信
号Ｓ、を出力するパターン検出器ｎと、検出信号Ｓ４お
よびクロック信号ＣＬ、を入力しフレームパルスＦＰ２
を出力するフレームパルス発生部ｎとを具備して構成さ
れている。フレームパルス発生部りは、フレームパルス
ＦＰ２を出力するカウンタ３１と。

フレームパルスＦＰ２および検出信号Ｓ４を入力する一
致検出器３２と、一致検出器３２の出力を入力するガー
ド回路３３と、一致検出器３２の出力およびガード回路
３３の出力を入力するＡＮＤ回路３４と、ＡＮＤ回路あ
の出力の反転信号およびクロック信号ＣＬ、の論理和を
カウンタ３１へ出力するＡＮＤ回路３５とを備えて構成
されている。

第４図は、第３図に示す従来例の動作を説明するだめの
タイムチャートである。

データ列り。の１フレームは、連続する３ビットのフレ
ーム同期ビットＦ、〜Ｆ３と、それに後続するデータビ
ットＡ、、　Ａ、、　Ａ３・・・・・・ｚｌ、ｚ２゜ｚ
３とから構成されているものとする。

データ列Ｄ１〜Ｄ、を、最も位相の進んでいる列から順
次り、、　Ｄ２．　Ｄ３とすると、データ列り。

〜Ｄ、は第４図に図示する如くになる。パターン検出器
ｎは、入力するデータ列り、、　Ｄ２．　Ｄ。

の並列ビットパターンがＦ、、　Ｆ、、　Ｆ、であると
き検出信号Ｓ４を出力する。第４図に図示するように時
間ｔ４〜ｔ、のタイムスロットで並列ビットパターンが
Ｆ、、　Ｆ２．　Ｆ、になったとすると。

このタイムスロットで検出信号Ｓ４が出力し。

以下説明するように、フレームパルス発生部２３はこの
タイムスロットでフレームパルスＦＰ２　全出力する。

データ列Ｄ０のフレーム長をＮビットとすると、カウン
タ３１は、ＡＮＤ回路回路弁して入力するクロック信号
ＣＬ、を計赦し、計数値が（Ｎ−１）になると出力を１
１１１にし、計数値がＮになると出力を０”にし、同時
にリセットされる。

一致検出器３２は、検出信号Ｓ４とフレームパルスＦＰ
２とが一致すると出力を０”にし、一致しなければ１“
にする。

フレームパルスＦＰ２が、第４図に実線で図示するよう
に９時間ｔ４〜ｔ、のタイムスロットに同期していれば
、一致検出器３２の出力は”０′の連続となり、ＡＮＤ
回路あの出力が゛じになってＡＮＤ回路３５がクロック
信号ＣＬ、を通過させ、カウンタ３１はフレーム周期で
正常にフレームパルスＦＰ２を出力し続ける。

フレームパルスＦＰ２の同期がずれて１例えば、に４図
に点線で図示するように時間ｔ１で”１”になったとす
る。このときカラ／り３１の計数値は（Ｎ−１）になっ
ている。時間ｔ１〜ｔ２のタイムスロットで一致検出器
３２の出力は１″になり、ガード回路３３の出力が１″
であるとすると（この出力が０″になる場合については
後述する）ＡＮＤ回路回路比力も１″にな、９．　　Ａ
ＮＤ回路あはクロック信号ＣＬ、を阻止する。その結果
２時間ｔ２においてクロック信号ＣＬ、が入力せず、カ
ウンタ３１の出力はこの時間にＯｎにはならない。同様
のことが時間ｔ２〜ｔ、のタイムスロット、時間ｔ、〜
ｔ４のタイムスロットでも起きる。この間フレームパル
スＦＰ２は１”のままであシ２時間ｔ４になって一致検
出器３２の出力がｌ□　！＋になｆｉ、ＡＮＤ回路３５
によるクロック信号ＣＬ、の阻止がなくなると２時間ｔ
、でカウンタ３１がクロック信号ＣＬ、を計数してフレ
ームパルスＦＰ、をＩＯ“にし、同期引込みが完了する
。

ところで、カウンタ３１．一致検出器３２．　　ＡＮＤ
回路３４．ＡＮＤ回路あのループの応答時間はクロック
周期よシ短いことが必要である。すなわち。

時間１．でカウンタ３１がクロック信号ＣＬ、を読込ん
でからＡＮＤ回路あがクロック信号ＣＬ、を阻止するま
での時間がクロック周期より長くなると２時間ｔ２でク
ロック信号ＣＬ、はＡＮＤ回路３５　全通過し、フレー
ムパルスＦＰ２は０″になるので、同期引込みはできな
い。データ伝送速度が速くなると、このループの応答時
間をクロック周期より短くするのが困難になる。

なお、パターン検出器２２において、データピントによ
る並列ピットパターンもＦ３．　Ｆ、、　Ｆ。

のパターンになることがある。このとき検出信号Ｓ４が
出力され、このタイムスロットでフレームパルスＦＰ２
は出力されていないから一致検出器３２の出力は１″に
なる。この出力がＡＮＤ回路３４を通過するとフレーム
パルスＦＰ２の同期を外すので、阻止する必要がある。

このような検出信号Ｓ４の発生が数フレームに亘ってフ
レーム周期で繰返す確率は小さく、一方、フレーム同期
ピッｌ−Ｆ、〜Ｆ３による検出信号Ｓ４の発生はフレー
ム周期で繰返すことから、ガード回路３３は、一致検出
器２２が出力する”１゛の繰返し周期を数フレームに亘
って監視し、フレーム周期で繰返す場合のみ”１′を出
力して、一致検出器３２の出力する１“がＡＮＤ回路３
４を通過するようにして、データビットによるフレーム
パルスＦＰ２の同期外れを防止する。

〔発明が解決しようとする課題〕

以上説明したように従来の同期検出回路は。

データ列を直列のままで同期検出するので、データ伝送
速度が速くなると構成要素に極めて高速の論理回路素子
が必要となシ、実現が困難であるという問題点がある。

本発明の目的は、低速の論理回路素子で構成できる同期
検出回路を提供することにある。

〔課題を解決するだめの手段〕

本発明の同期検出回路は、フレームの長さがｎ（ｎは２
以上の整数）ビットの整数倍であり連続するｎピットの
フレーム同期ビットを含む第１のデータ列をｎ列に直列
並列変換し最も位相の進んだ列から位相の遅れる順に順
次第２〜第（ｎ＋１）のデータ列として出力する列変換
手段と、前記第ｉ（ｉは２〜ｎの整数）のデータ列を１
ピツト遅延させる第１〜第（ｎ−１）の遅延手段と、前
記第２〜第（ｎ＋１）のデータ列の並列ピットパターン
があらかじめ定めた第１のビットパターンに一致すると
き第１の検出信号を出力する第１のパターン検出手段と
、前記第１〜第（ｉ−１）の遅延手段が出力するデータ
列ならびに前記ｉ（ｎ＋１）〜第（ｎ＋１）のデータ列
の並列ピットパターンがあらかじめ定めた第ｉのピット
パターンに一致するとき第ｉの検出信号を出力する第２
〜Ｍｎのパターン検出手段と、前記第１〜第ｎの検出信
号のうち前記フレームの周期で繰返し出力する検出信号
のタイミングでフレームパルス発生部するフレームパル
ス発生手段とを備えて構成される。

〔実施例〕以下実施例を示す図面を参照して本発明について詳細に
説明する。

第１図は９本発明の同期検出回路の一実施例を示すブロ
ック図である。

第１図に示す実施例はｎ二３の場合の例であり、フレー
ム同期すべきデータ列り。およびそのクロック信号ＣＬ
、を入力しデータ列り、〜Ｄ３を出力する３段のシフト
レジスタ１と、クロック信号ＣＬ、を３分周しクロック
信号ＣＬ２として出力する３分周器２と、データ列り、
　−Ｄ３ならびにクロック信号ＣＬ、を入力しデータ列
ＤＩｌ〜Ｄ１３を出力するフリップフロップ３と、デー
タ列ＤＩＩ　ｙ　Ｄ１２を１ビット遅延させる遅延回路
４゜５と、データ列ＤＩｌ〜Ｉ）ｔｓを入力し検出信号
Ｓ１を出力するパターン検出器６と、遅延回路４の出力
ならびにデータ列Ｄ１２　＋　Ｄ　１３を入力し検出信
号Ｓ２を出力するパターン検出器７と、遅延回路４．５
の出力ならびにデータ列Ｉ）＋ｓを入力し検出信号Ｓ、
を出力するパターン検出器８と、検出信号Ｓ、−Ｓ３を
入力するＯＲ回路９と、ＯＲ回路９の出力およびクロッ
ク信号ＣＬ２を入力しフレームパルスＦＰ１を出力する
フレームパルス発生部１０とを具備して構成されている
。

フレームパルス発生部ｌＯは、フレームパルスＦＰ、を
出力するカウンタ１１と、フレームパルスＦＰ、および
ＯＲ回路９の出力を入力する一致検出器１２と、一致検
出器１２の出力を入力するガード回路１３と、一致検出
器１２の出力およびガード回路１３の出力を入力するＡ
ＮＤ回路１４と、　　ＡＮＤ回路１４の反転信号および
クロック信号ＣＬ２の論理和をカウンタ１１へ出力する
ＡＮＤ回路１５とを備えて構成されている。

データ列り。は第３図に示す従来例におけるそれと同じ
であるとする。

第２図（、）〜（ｃ）は、第１図に示す実施例の動作を
説明するためのタイムチャートである。

シフトレジスタ１およびフリップフロップ３は、データ
列り。を直列並列変換してデータ列ＤＩｌ〜ＤＩ３を作
る。クロック信号ＣＬ、の位相には、第２図（、）〜（
ｃ）に図示するように３ケースがあり、そのため、デー
タ列Ｄｏ　−Ｄ、３（パターン検出器６の入力端子■〜
■に入力するデータ列）にも、第２図（、）〜（ｃ）に
図示す♀クヒスがある。

データ列り、〜Ｄ３を最も位相の進んでいる列から順次
り、、　Ｄ、、　Ｄ３としているので、データ列Ｄ１、
〜ＤＩ３も最も位相が進んでいる列から順次Ｄ１１　ｒ
　Ｄ１２　＋　ＤＩ３となる。パターン検出器７，８の
入力も第２図（、）〜（ｃ）に示しである。

第２図（ａ）のケースでは、パターン検出器６にＦ３　
＋　Ｆ２　＋　ＦＩの並列ビットパターンが現れる。

パターン検出器６は、このタイムスロットで検出信号Ｓ
、を出力する。パターン検出器７，８にはフレーム同期
ビットのみの並列ビットパターンは現れず、検出信号Ｓ
２．Ｓ３は出力されない。

第２図（ｂ）のケースでは、パターン検出器７にのみ、
フレーム同期ビットのみの並列ビットパターンが現れ、
このビットパターンはＦＩ　ｒ　Ｆ３　＋Ｆ２となる。

この並列ビットパターンが現れたタイムスロットでパタ
ーン検出器７は検出信号Ｓ２を出力する。このケースで
は検出信号ＳＩ＋８３は出力されない。

第２図（ｃ）のケースではパターン検出器８のみが検出
信号Ｓ３を出力する。並列ビットパターンがＦ２．　Ｆ
、、　Ｆ、であるタイムスロットで検出信号Ｓ、が出力
される。

以上説明したように、クロック信号ｃＬ２がどのような
分周位相で出力されても、検出信号Ｓ。

〜Ｓ３のいずれか一つがフレーム周期で繰返し出力され
る。その結果、ＯＲ回路９の出力によってフレーム同期
ビットを検出したタイムスロットのタイミング情報が得
られる。

フレームパルス発生部１０において、カウンタ１１はＡ
ＮＤ回路１５を介して入力するクロック信号ＣＬ２を計
数し、計数値が（Ｎ／３−１）になると出力を１″にし
、Ｎ／３になると出力を１ｌｌａｌｌにしてリセットさ
れる。Ｎ／３はデータ列ＤＩｌ〜Ｄ１３の１フレームの
ビット数である。一致検出器１２゜ガード回路１３の機
能は第３図に示す従来例における一致検出器３２．ガー
ド回路３３の機能と同じである。また、各構成要素相互
間の接続もフレームパルス発生部乙におけると同様であ
るので。

フレームパルス発生部１０は、ＯＲ回路９がフレーム周
期で１１１を出力するタイムスロットでフレームハル２
　ＦＰ１全１ヲ出る。

カウンター１．一致検出器１２．　　ＡＮＤ回路１４゜
ＡＮＤ回路１５のループの応答時間は、クロック倍周号ＣＬ２のクロック回期、すなわち、クロック信号ＣＬ
、のクロック圀期の３倍より短かければよく、このルー
プを構成する論理回路素子の必要動作速度は第３図に示
す従来例における対応する論理回路素子の必要動作速度
の１７３でよい。

以上、ｎ＝３の場合について実施例を説明したが、ｎの
増減に伴ってシフトレジスタの段数。

分周器の分周数、フリップフロップの並列数。

遅延回路、パターン検出器の個数を増減すれば。

２以上のどんなｎの場合にも、第１図に示す実施例と相
似な実施例を得ることができる。

〔発明の効果〕

以上詳細に説明したように２本発明の同期検出回路は、
データ列をｎ列に直列並列変換し。

クロック周期をｎ倍に長くしてから同期検出してお見構
成論理回路素子の必要動作速度は。

データ列を直列のままで同期検出する場合と比較して１
／ｎでよいので、データ伝送速度が速くなっても実現が
容易であるという効果がある。

【図面の簡単な説明】

第１図は本発明の同期検出回路の一実施例を示すブロッ
ク図、第２図（、）〜（ｃ）は、第１図に示す実施例の
動作を説明するだめのタイムチャート、第３図は従来の
同期検出回路の一例を示すブロック図、第４図は、第３
図に示す従来例の動作を説明するだめのタイムチャート
である。１・・・シフトレジスタ、２・・・３分周器、３・・・
フリップフロップ、４，５・・・遅延回路、６〜８・・
・パターン検出器、９・・・ＯＲ回路、１０・・・フレ
ームパルス発生部。第１図５１〜Ｓ３：検出イ言号第２図（ａ）Ｆ＋、　Ｆ２．　Ｆ３　：フレーム同期ビット第２図（
８）タロツク信＠Ｃシ２ｉＣパルス第２図（０）フし−ムパルスＦＰ。

Claims

【特許請求の範囲】

１、フレームの長さがｎ（ｎは２以上の整数）ビットの
整数倍であり、連続するｎビットのフレーム同期ビット
を含む第１のデータ列をｎ列に直列並列変換し最も位相
の進んだ列から位相の遅れる順に順次第２〜第（ｎ＋１
）のデータ列として出力する列変換手段と、前記第ｉ（
ｉは２〜ｎの整数）のデータ列を１ビット遅延させる第
１〜第（ｎ−１）の遅延手段と、前記第２〜第（ｎ＋１
）のデータ列の並列ビットパターンがあらかじめ定めた
第１のビットパターンに一致するとき第１の検出信号を
出力する第１のパターン検出手段と、前記第１〜第（ｉ
−１）の遅延手段が出力するデータ列ならびに前記第（
ｉ＋１）〜第（ｎ＋１）のデータ列の並列ビットパター
ンがあらかじめ定めた第ｉのビットパターンに一致する
とき第ｉの検出信号を出力する第２〜第ｎのパターン検
出手段と、前記第１〜第ｎの検出信号のうち前記フレー
ムの周期で繰返し出力する検出信号のタイミングでフレ
ームパルスを出力するフレームパルス発生手段とを備え
たことを特徴とする同期検出回路。