JPH01138867A - 一組の数値の符号化装置及びその方法 - Google Patents
一組の数値の符号化装置及びその方法Info
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- JPH01138867A JPH01138867A JP63170730A JP17073088A JPH01138867A JP H01138867 A JPH01138867 A JP H01138867A JP 63170730 A JP63170730 A JP 63170730A JP 17073088 A JP17073088 A JP 17073088A JP H01138867 A JPH01138867 A JP H01138867A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、一組の数値、例えばビデオコーダ内の一組の
変換係数を符号化する装置及びその方法に関する。
変換係数を符号化する装置及びその方法に関する。
［発明の構成］
（手段及び作用）
本発明によれば、査定手段、比較手段及び出力手段を具
備し、一組の数値を符号化する装置が提供される。査定
手段は、互いに異なる予め決められた数値順序に従って
夫々配列される複数のセクションを有し、第一の順序で
複数の数値を受信しかつ検査して、予め決められた基準
に合致する数値の中から上記数値順序の最高位置を占め
る一個の数値を特定し、その特定された数値の位置を示
す出力を生成する。比較手段は、上記査定手段の出力に
応答して最低位置を生成するセクションを特定する。出
力手段は、上記査定手段の上記特定されたセクションに
対応する順序で数値を出力する。
備し、一組の数値を符号化する装置が提供される。査定
手段は、互いに異なる予め決められた数値順序に従って
夫々配列される複数のセクションを有し、第一の順序で
複数の数値を受信しかつ検査して、予め決められた基準
に合致する数値の中から上記数値順序の最高位置を占め
る一個の数値を特定し、その特定された数値の位置を示
す出力を生成する。比較手段は、上記査定手段の出力に
応答して最低位置を生成するセクションを特定する。出
力手段は、上記査定手段の上記特定されたセクションに
対応する順序で数値を出力する。
（実施例）
以下、添附の図面を参照して本発明の一実施例につき説
明する。
明する。
第１図に示されたビデオコーダはビデ°オ入力１及びＡ
／Ｄ変換器２を有する。変換コーグ３（変換符号化手段
）がそれに後続する。画像の各フレームは複数の画素の
複数のブロックに概念的に分割され、各ブロックは複数
の係数の一ブロックを発生するように、離散的コサイン
変換（ｄｉｓｃｒｅｔｅｃｏｓｉｎθｔｒａｎｓｆ’ｏ
ｒｍ、 ＤＣＴ）等の二次元変換に供される。その変換
領域への変換の一目的は、伝送の為に符号化が必要なデ
ータ量の低減をもたらすことである。何故なら、各係数
の符号化に使用されるビット数は該係数が画質に対して
相関的に寄与するように調整可能であるからである。特
に、極めて小さな又はゼロの係数は伝送される必要はな
い。
／Ｄ変換器２を有する。変換コーグ３（変換符号化手段
）がそれに後続する。画像の各フレームは複数の画素の
複数のブロックに概念的に分割され、各ブロックは複数
の係数の一ブロックを発生するように、離散的コサイン
変換（ｄｉｓｃｒｅｔｅｃｏｓｉｎθｔｒａｎｓｆ’ｏ
ｒｍ、 ＤＣＴ）等の二次元変換に供される。その変換
領域への変換の一目的は、伝送の為に符号化が必要なデ
ータ量の低減をもたらすことである。何故なら、各係数
の符号化に使用されるビット数は該係数が画質に対して
相関的に寄与するように調整可能であるからである。特
に、極めて小さな又はゼロの係数は伝送される必要はな
い。
フレーム間で変化したブロックに関してのみ伝送の必要
なデータのフレーム間比較（変換コーグの前又は後にお
ける）の利用、差動符号化、及びモーション補償の利用
等の他の冗長性低減技術もまた必要に応じて使用される
。しかしながら、それ自体が変換符号化に類するこれら
の技術は画像符号化分野において公知であるため、該技
術についてはこれ以上言及しない。
なデータのフレーム間比較（変換コーグの前又は後にお
ける）の利用、差動符号化、及びモーション補償の利用
等の他の冗長性低減技術もまた必要に応じて使用される
。しかしながら、それ自体が変換符号化に類するこれら
の技術は画像符号化分野において公知であるため、該技
術についてはこれ以上言及しない。
上記変換コーグの出力は序列（５ｅｑｕｅｎｃｅ）選択
ユニット４及び再シーケンサ−（ｒｅｓｅｑｕｅｎｃｅ
ｒ） ５に与えられる。再シーケンサ−５は、そこで受
信される係数とは異なるーブロックの係数を序列選択ユ
ニット４により設定される順序で出力する。
ユニット４及び再シーケンサ−（ｒｅｓｅｑｕｅｎｃｅ
ｒ） ５に与えられる。再シーケンサ−５は、そこで受
信される係数とは異なるーブロックの係数を序列選択ユ
ニット４により設定される順序で出力する。
上述されたように、画像の各フレーム（又はフィールド
）は複数のブロックに分割され、該ブロックには例えば
８ビクセル×８ラインのブロックが使用される。変換後
、各ブロックは、第２図に概略的に図示されたＯから６
３まで（任意に）ナンバリングされた係数を有する８×
８係数ブロフクを発生する。慣例的に（必要ではないが
）この係数は、左上の係数（０）がブロックの輝度の平
均レベルを示しく”ｄａ”係数）かつ右方又は下方に−
だけ移動すると水平及び垂直シーケンシ−により該係数
が増加するシーケンシ−（ｓｅｑｕｅｎｃｙ）に対応す
るように整。列された行列として表示される。
）は複数のブロックに分割され、該ブロックには例えば
８ビクセル×８ラインのブロックが使用される。変換後
、各ブロックは、第２図に概略的に図示されたＯから６
３まで（任意に）ナンバリングされた係数を有する８×
８係数ブロフクを発生する。慣例的に（必要ではないが
）この係数は、左上の係数（０）がブロックの輝度の平
均レベルを示しく”ｄａ”係数）かつ右方又は下方に−
だけ移動すると水平及び垂直シーケンシ−により該係数
が増加するシーケンシ−（ｓｅｑｕｅｎｃｙ）に対応す
るように整。列された行列として表示される。
“シーケンシ−（ｓｅｑｕｅｎｃｙ）”とは連続的変換
に関する周波数を離散的変換する場合と同義であり、よ
り高いシーケンシ−係数は画像のより高い空間周波数要
素に関する情報を伝達する。一般に、これらのより高い
係数はｄｃ係数又はより低いシーケンシ−係数より小さ
い値であり、通常、伝送前により粗く量子化される。上
記のより高いシーケンシ−係数のいくつかは確実にゼロ
でありその他は閾値処理によりゼロにセットされる程に
小さい。
に関する周波数を離散的変換する場合と同義であり、よ
り高いシーケンシ−係数は画像のより高い空間周波数要
素に関する情報を伝達する。一般に、これらのより高い
係数はｄｃ係数又はより低いシーケンシ−係数より小さ
い値であり、通常、伝送前により粗く量子化される。上
記のより高いシーケンシ−係数のいくつかは確実にゼロ
でありその他は閾値処理によりゼロにセットされる程に
小さい。
伝送されるべき係数の数を減少する為に、異なる伝送の
順序の個数を例えば８に限定することによって、係数が
伝送される序列を変更することが提案される。二種の実
現可能な序列が第２図内の矢線Ａ、Ｂにより示されてい
る。−度、最後の非ゼロ係数が送られると、（そのブロ
ックに関する）伝送は終了される。序列選択ユニット４
の目的は、序列化終了時において最大値ゼロをもたらす
伝送の順序を決定し、伝送されるべき係数の数を最小化
することである。
順序の個数を例えば８に限定することによって、係数が
伝送される序列を変更することが提案される。二種の実
現可能な序列が第２図内の矢線Ａ、Ｂにより示されてい
る。−度、最後の非ゼロ係数が送られると、（そのブロ
ックに関する）伝送は終了される。序列選択ユニット４
の目的は、序列化終了時において最大値ゼロをもたらす
伝送の順序を決定し、伝送されるべき係数の数を最小化
することである。
序列選択ユニット４は第３図に更に詳細に示され、各ブ
ロックに関する６４個の係数の組が変換コーグ３により
順次供給される一人力を有する。単一のブロックの処理
につき以下に説明する。後続するブロックの処理も以下
の説明と同様に行われる。
ロックに関する６４個の係数の組が変換コーグ３により
順次供給される一人力を有する。単一のブロックの処理
につき以下に説明する。後続するブロックの処理も以下
の説明と同様に行われる。
アドレス発生器１１は入力における係数出現と同時に６
４個の個別のアドレスの序列（アドレスの参照序列）を
生成する。係数が出現する序列それ自体は重要ではない
。更に詳しく説明する為に、上記アドレス発生器は６ビ
ツト二進カウンターでありそのアドレスは第２図に示さ
れた数であると仮定する。査定手段１２は実現可能な八
個の順序のうちいずれが特定ブロックの伝送に最適であ
るかを確認する。各アドレスは対応する係数と共に上記
査定手段に順次送られ、該係数が非ゼロの場合はその係
数は出力′１′を生成する回路１０を介して送られる。
４個の個別のアドレスの序列（アドレスの参照序列）を
生成する。係数が出現する序列それ自体は重要ではない
。更に詳しく説明する為に、上記アドレス発生器は６ビ
ツト二進カウンターでありそのアドレスは第２図に示さ
れた数であると仮定する。査定手段１２は実現可能な八
個の順序のうちいずれが特定ブロックの伝送に最適であ
るかを確認する。各アドレスは対応する係数と共に上記
査定手段に順次送られ、該係数が非ゼロの場合はその係
数は出力′１′を生成する回路１０を介して送られる。
査定手段１２は八個のセクション１２（１）乃至１２（
８）を有し、そのうちの一個は第４図に示される。
８）を有し、そのうちの一個は第４図に示される。
入力１２１に供給されたアドレスはＲＯＭ １２２内に
格納されたルックアップテーブルに送られる（以下、本
明細書中ではルックアップテーブル１２２と称する）。
格納されたルックアップテーブルに送られる（以下、本
明細書中ではルックアップテーブル１２２と称する）。
これは、八個の順序のうちの一順序に関連する各係数の
位置を格納する。即ち、ルックアップテーブル１２２の
出力は変換されたアドレス（変換アドレス）である。例
えば、第２図の順序Ｂを想定すると、アドレス１ｏは八
番口の係数及び該係数の順序を示し、従って、アドレス
１゜は７に変換される。
位置を格納する。即ち、ルックアップテーブル１２２の
出力は変換されたアドレス（変換アドレス）である。例
えば、第２図の順序Ｂを想定すると、アドレス１ｏは八
番口の係数及び該係数の順序を示し、従って、アドレス
１゜は７に変換される。
変換された各アドレスがルックアップテーブル１２２の
出力に出現する時、該アドレスがラッチ（ラッチ回路）
１２３内に格納された先行のアドレスより大きくかつ係
数が非ゼロの場合、上記の変換された各アドレスは上記
ラッチ内にロードされる。この目的の為に、ルックアッ
プテーブル１２２及びラッチ１２３の出力を受信しかつ
該テーブルの出力が該ラッチの出力より大きい時に出力
′１′を生成するコンパレータ１２４が設けられる。こ
のコンパレータの出力及び第３図の回路１ｏの出力はＡ
ＮＤゲート１２７を介してラッチ１２３へ入力される。
出力に出現する時、該アドレスがラッチ（ラッチ回路）
１２３内に格納された先行のアドレスより大きくかつ係
数が非ゼロの場合、上記の変換された各アドレスは上記
ラッチ内にロードされる。この目的の為に、ルックアッ
プテーブル１２２及びラッチ１２３の出力を受信しかつ
該テーブルの出力が該ラッチの出力より大きい時に出力
′１′を生成するコンパレータ１２４が設けられる。こ
のコンパレータの出力及び第３図の回路１ｏの出力はＡ
ＮＤゲート１２７を介してラッチ１２３へ入力される。
アドレス発生器１１がその８４個のアドレス中を循環し
た後のラッチ１２３の内容（即ち、査定手段のセクショ
ンの出力）は、非ゼロ係数と関連する最大の変換された
アドレスになるだろう。
た後のラッチ１２３の内容（即ち、査定手段のセクショ
ンの出力）は、非ゼロ係数と関連する最大の変換された
アドレスになるだろう。
最初に係数が与えられた順序が八個の順序中の一個であ
る場合でも、セクション１’２（１）乃至１２（８）の
各々は、八個の順序の各順序に夫々対応するルックアッ
プテーブル１２２の内容以外は同一であり、その時一個
のセクションについてはテーブル１２２を省略できる。
る場合でも、セクション１’２（１）乃至１２（８）の
各々は、八個の順序の各順序に夫々対応するルックアッ
プテーブル１２２の内容以外は同一であり、その時一個
のセクションについてはテーブル１２２を省略できる。
６４個の全アドレスがアドレス発生器１１によりスキャ
ンされた時、八個のセクションの出力は比較され以てそ
れらの内の最低のものが決定される。
ンされた時、八個のセクションの出力は比較され以てそ
れらの内の最低のものが決定される。
この機能は六個のＲＯＭ１３乃至１９から成るコンパレ
ータツリー（第３図）により達成され、該ＲＯＭの各々
は、査定セクション出力又は先行する上記のＲＯＭから
の二個のアドレスを受信しかつ出力として低い方のアド
レスを生成する。出力ｍ１ｎｉ乃至ｍ１ｎ６は次のＲＯ
Ｍ２０をアクセスし、以て八個のセクション中のどのセ
クションに最低のアドレスが与えられたかを示すコード
を生成し、該アドレスはそれ自体がツリーの最終段階１
９の出力に出現する。
ータツリー（第３図）により達成され、該ＲＯＭの各々
は、査定セクション出力又は先行する上記のＲＯＭから
の二個のアドレスを受信しかつ出力として低い方のアド
レスを生成する。出力ｍ１ｎｉ乃至ｍ１ｎ６は次のＲＯ
Ｍ２０をアクセスし、以て八個のセクション中のどのセ
クションに最低のアドレスが与えられたかを示すコード
を生成し、該アドレスはそれ自体がツリーの最終段階１
９の出力に出現する。
再シーケンサ−５は第５図に示される。（図中、明示の
ためにｊドレス発生器１１を再び示す）。係数選択は二
段階に機能し、第一の段階は既に上述された。この第一
の段階中、係数はアドレス発生器１１の補助を以て格納
部２１内に格納される。第二の段階においては、係数は
上記格納部から読み出されるが、その目的の為、読み出
し前に、アドレス発生器１１はその序列を再度循環する
。しかし、発生されたアドレスは八個のルックアップテ
ーブルで成るＲＯＭ２２を経て格納部２１に送られる。
ためにｊドレス発生器１１を再び示す）。係数選択は二
段階に機能し、第一の段階は既に上述された。この第一
の段階中、係数はアドレス発生器１１の補助を以て格納
部２１内に格納される。第二の段階においては、係数は
上記格納部から読み出されるが、その目的の為、読み出
し前に、アドレス発生器１１はその序列を再度循環する
。しかし、発生されたアドレスは八個のルックアップテ
ーブルで成るＲＯＭ２２を経て格納部２１に送られる。
各ルックアップテーブルは八個の格納部１２（１）乃至
１２（８）の全ての内容の反転であり、即ち、上記の発
生されたアドレスは所望の順序内の位置として変換され
、上記テーブルはそれに対応する格納部のアドレスを提
供する。上記八個のテーブル中のどれが使用されるかは
、ＲＯＭ２２のより高い順序のアドレスのラインに供さ
れるＲＯＭ２０の出力により決定される。上述のように
して係数は選択された順序に読み出される。ＲＯＭ１９
の出力は、アドレス発生器１１がアドレスを表示するに
至る時、“最終係数（ｌａｓｔ ｃｏｅｆ’ｒｉｃｉｅ
ｎｔ）”パルスを生成するコンパレータ２３に与えられ
る。このパルスは、ゼロ係数が出力バッファ６（第１図
）へ、即ちコーグの出カフへ送り込まれることを防止す
る為に用いられる。
１２（８）の全ての内容の反転であり、即ち、上記の発
生されたアドレスは所望の順序内の位置として変換され
、上記テーブルはそれに対応する格納部のアドレスを提
供する。上記八個のテーブル中のどれが使用されるかは
、ＲＯＭ２２のより高い順序のアドレスのラインに供さ
れるＲＯＭ２０の出力により決定される。上述のように
して係数は選択された順序に読み出される。ＲＯＭ１９
の出力は、アドレス発生器１１がアドレスを表示するに
至る時、“最終係数（ｌａｓｔ ｃｏｅｆ’ｒｉｃｉｅ
ｎｔ）”パルスを生成するコンパレータ２３に与えられ
る。このパルスは、ゼロ係数が出力バッファ６（第１図
）へ、即ちコーグの出カフへ送り込まれることを防止す
る為に用いられる。
実際には、動作速度を改善するために、上記二段階動作
は同時実行される。この場合、格納部２１は二個の格納
部から成り、その一方が書き込まれる時に他方は読み出
される。
は同時実行される。この場合、格納部２１は二個の格納
部から成り、その一方が書き込まれる時に他方は読み出
される。
第６図は第４図に示されたセクションの一変形例を示し
ており、ここではルックアップテーブル１２２及びコン
パレータ１２４の機能はＲＯＭ １２８によって達成さ
れる。これは、アドレス発生器１１により与えられる行
アドレスＲ及びラッチ１２３の出力により与えられる列
アドレスＣを有すると石像すことができる。列アドレス
より大きな変換された行アドレスを有する全ての記憶位
置（Ｉ ｏｃａｔ １ｏｎ）は変換された行アドレスを
含み、他の記憶位置は列アドレスを含む。
ており、ここではルックアップテーブル１２２及びコン
パレータ１２４の機能はＲＯＭ １２８によって達成さ
れる。これは、アドレス発生器１１により与えられる行
アドレスＲ及びラッチ１２３の出力により与えられる列
アドレスＣを有すると石像すことができる。列アドレス
より大きな変換された行アドレスを有する全ての記憶位
置（Ｉ ｏｃａｔ １ｏｎ）は変換された行アドレスを
含み、他の記憶位置は列アドレスを含む。
可変長コーグ等の他の符号化構成が出力バッファ６より
前置されてもよい。
前置されてもよい。
伝送された序列を復号する為に、デコーダは使用された
伝送序列を送信されることが必要であり、それ故に第１
図は序列選択ユニット４の出力が出力バッファ６に接続
されることを示しており、従って、第３図のルックアッ
プテーブル２０による序列コード出力は伝送データ内に
含まれる。
伝送序列を送信されることが必要であり、それ故に第１
図は序列選択ユニット４の出力が出力バッファ６に接続
されることを示しており、従って、第３図のルックアッ
プテーブル２０による序列コード出力は伝送データ内に
含まれる。
送られた係数の数は、以下に想定されるように、明示し
て（コンパレータ１９の出力の伝送による）又は暗示し
て最終係数に後続する実行コード（ｒｕｎｃｏｄｅ）の
終わりを伝送することにより通信される。
て（コンパレータ１９の出力の伝送による）又は暗示し
て最終係数に後続する実行コード（ｒｕｎｃｏｄｅ）の
終わりを伝送することにより通信される。
第５図に示された回路はデコーダ内にも使用されること
ができる。受信された信号は先ず可変長デコーダ又は伝
送方法に適切な他の手段により前処理される（図示せず
）。その後、序列コードは付加的なユニット２４（破線
により示す）により除去されかつルックアップテーブル
２２に与えられる。
ができる。受信された信号は先ず可変長デコーダ又は伝
送方法に適切な他の手段により前処理される（図示せず
）。その後、序列コードは付加的なユニット２４（破線
により示す）により除去されかつルックアップテーブル
２２に与えられる。
その係数群はアドレス発生器１．１（図示しない適切な
りロック回復手段により作動される）を用いて格納部２
１内に送り込まれ、受信された序列コードにより選択さ
れたルックアップテーブル２２の部分を用いて読み出さ
れる。その後、これらの係数は逆変換操作に供される。
りロック回復手段により作動される）を用いて格納部２
１内に送り込まれ、受信された序列コードにより選択さ
れたルックアップテーブル２２の部分を用いて読み出さ
れる。その後、これらの係数は逆変換操作に供される。
序列選択ユニット４及び再シーケンサ−・５の双方又は
どちらか一方の機能の一部又は全部が適切にプログラム
されたディジタル処理手段により必要に応じて達成され
ることは容認されるであろう。
どちらか一方の機能の一部又は全部が適切にプログラム
されたディジタル処理手段により必要に応じて達成され
ることは容認されるであろう。
第１図は本発明のビデオコーダの概略的機能構成を示す
ブロック図、第２図は本発明の変換コーグにより発生さ
れる変換係数ブロックを示す概略図、第３図は第１図の
序列選択ユニット４の詳細な構成を示すブロック図、第
４図は第３図の査定手段１２のブロック図、第５図は第
１図の再シーケンサ−５のブロック図、第６図は第３図
の査定手段１２の他の一形態のブロック図である。 １・・・ビデオ人力、２・・・Ａ／Ｄ変換器、３・・・
変換コーグ、４・・・序列選択ユニット、５・・・再シ
ーケンサ−１６・・・出力バッファ、１１・・・アドレ
ス発生器、１２（１）〜１２（８）・・・査定セクショ
ン、１３〜２０・・・ＲＯＭ。 ２１・・・格納部、２２．１２２・・・ルックアップテ
ーブル（ＲＯＭ） 、２３． １２４・・・コンパレー
タ、１２３・−ラッチ。 出願人代理人 弁理士 鈴江武彦 第４図 第５図 ｇ６図
ブロック図、第２図は本発明の変換コーグにより発生さ
れる変換係数ブロックを示す概略図、第３図は第１図の
序列選択ユニット４の詳細な構成を示すブロック図、第
４図は第３図の査定手段１２のブロック図、第５図は第
１図の再シーケンサ−５のブロック図、第６図は第３図
の査定手段１２の他の一形態のブロック図である。 １・・・ビデオ人力、２・・・Ａ／Ｄ変換器、３・・・
変換コーグ、４・・・序列選択ユニット、５・・・再シ
ーケンサ−１６・・・出力バッファ、１１・・・アドレ
ス発生器、１２（１）〜１２（８）・・・査定セクショ
ン、１３〜２０・・・ＲＯＭ。 ２１・・・格納部、２２．１２２・・・ルックアップテ
ーブル（ＲＯＭ） 、２３． １２４・・・コンパレー
タ、１２３・−ラッチ。 出願人代理人 弁理士 鈴江武彦 第４図 第５図 ｇ６図
Claims (11)
- （１）一組の数値を符号化する装置において、互いに異
なる予め決められた数値順序に従って夫々配列される複
数のセクションを有し、第一の順序で複数の数値を受信
し、該数値を前記第一の順序で検査し、予め決められた
基準に合致する数値の中から前記数値順序の最高位置を
占める一個の数値を特定し以て該特定された数値の位置
を示す出力を生成する査定手段と、前記査定手段の出力
に応答して最低位置をもつセクションを特定する比較手
段と、前記査定手段の前記特定されたセクションに対応
する順序で数値を出力する手段とを具備することを特徴
とする符号化装置。 - （２）アドレスの参照序列を発生しかつ前記査定手段及
び前記出力手段に供給するアドレス発生手段を更に具備
することを特徴とする特許請求の範囲第１項に記載の符
号化装置。 - （３）前記査定手段の前記セクションの各々は、前記発
生されたアドレスに応答して前記予め決められた数値順
序の各々において対応する位置を表わす変換アドレスを
生成するルックアップテーブルと、一個のアドレスを格
納するラッチとを含み、関連する数値が前記基準に合致
する場合にラッチの現在の内容より値の大なる変換アド
レスを前記ラッチに格納するように構成されることを特
徴とする特許請求の範囲第２項に記載の符号化装置。 - （４）前記査定手段の前記セクションの各々は、前記変
換アドレスの各々を関連するラッチの内容と比較するコ
ンパレータを有することを特徴とする特許請求の範囲第
３項に記載の符号化装置。 - （５）前記査定手段の各セクション内において、前記ル
ックアップテーブルは前記発生されたアドレス及び前記
ラッチ内に格納されたアドレスの双方に応答して前記発
生されたアドレスが前記ラッチ内に格納されたアドレス
より大きいか否かの夫々の場合に従って前記発生された
アドレスを出力するか又は前記ラッチ内に格納し、前記
ラッチは前記出力に関連した数値が前記基準に合致する
時は前記出力がロードされるように接続されることを特
徴とする特許請求の範囲第３項に記載の符号化装置。 - （６）前記出力手段は前記発生されたアドレスの参照序
列により決定された複数の記憶位置に数値を格納可能で
かつ前記査定手段により制御されるルックアップテーブ
ルにより決定された序列内における数値を検索可能な一
個の格納部を具備することを特徴とする特許請求の範囲
第２項乃至第５項のいずれかに記載の符号化装置。 - （７）前記基準はセットされた閾値より大きい数値であ
ることを特徴とする特許請求の範囲第１項乃至第６項の
いずれかに記載の符号化装置。 - （８）前記基準は非ゼロ数値であることを特徴とする特
許請求の範囲第７項に記載の符号化装置。 - （９）前記出力手段は前記最低位置まで数値を出力する
ように構成されることを特徴とする特許請求の範囲第１
項乃至第８項のいずれかに記載の符号化装置。 - （１０）変換符号化手段と、変換係数を示す複数組の数
値を符号化する特許請求の範囲第１項乃至第９項のいず
れかに記載の符号化装置とを具備して成ることを特徴と
するビデオコーダ。 - （１１）一組の数値を符号化する方法において、第一の
順序で複数の数値を受信し、これらの数値を前記第一の
順序で検査して予め決められた基準に合致する数値の中
で複数の予め決められた数値順序の各々において最高位
置を占める一個の数値を特定し以て該特定された数値の
位置を示す信号を生成し、前記信号を比較して前記予め
決められた順序の中から最低位置をもつ一つの順序を特
定し、該特定された順序で数値を出力として生成するこ
とを特徴とする符号化方法。
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