JPH01140315A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01140315A JPH01140315A JP62297545A JP29754587A JPH01140315A JP H01140315 A JPH01140315 A JP H01140315A JP 62297545 A JP62297545 A JP 62297545A JP 29754587 A JP29754587 A JP 29754587A JP H01140315 A JPH01140315 A JP H01140315A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- constant
- power supply
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に過渡の電流の抑制ある
いはパルス電圧の抑幅の抑制に好適な回路に関する。
いはパルス電圧の抑幅の抑制に好適な回路に関する。
従来、大きな負荷容量を高速に充放電する場合、その過
渡電流が過大になることが問題視されていた。たとえば
ダイナミック型のメモリセルを用いたダイナミック型ラ
ンダムアクセスメモリ（以下Ｄ ＲＡ Ｍ ）に於いて
、多数のデータ線を一度に充放電する際の過大な過渡電
流が問題となっており、このために１９８６年、固体素
子コンファランスダイジェスト、ｐｐ３０７〜３１０．
図１に示されるような電圧リミッタ回路方式が提案され
ている。
渡電流が過大になることが問題視されていた。たとえば
ダイナミック型のメモリセルを用いたダイナミック型ラ
ンダムアクセスメモリ（以下Ｄ ＲＡ Ｍ ）に於いて
、多数のデータ線を一度に充放電する際の過大な過渡電
流が問題となっており、このために１９８６年、固体素
子コンファランスダイジェスト、ｐｐ３０７〜３１０．
図１に示されるような電圧リミッタ回路方式が提案され
ている。
しかしこの方式は外部ｆｆｌ ′ｇｍ圧をチップ内で降
下させた内部電源電圧を用いてデータ線を充電している
ため、電源電圧を実効的に下げたことによる低電流化を
実現しているのみで充電は野放し状態であった。
下させた内部電源電圧を用いてデータ線を充電している
ため、電源電圧を実効的に下げたことによる低電流化を
実現しているのみで充電は野放し状態であった。
また製造ばらつきによるＭＯＳトランジスタのゲート長
あるいはしきい値電圧のばらつきなどによるトランジス
タの負荷駆動能力の変動に対応して変る充電過渡電流も
積極的に制御していないために、低電流化にも限度があ
った。
あるいはしきい値電圧のばらつきなどによるトランジス
タの負荷駆動能力の変動に対応して変る充電過渡電流も
積極的に制御していないために、低電流化にも限度があ
った。
本発明の目的は、負荷容量の充放電を、予め定められた
任意の定電流で行い、製造ばらつきなどに依存しない低
過渡電流化を実現する半導体装置を提供することにある
。また電圧リミッタ回路方式と組み合わせることによっ
て低過渡電流で低消費電力の半導体装置を提供すること
にある。
任意の定電流で行い、製造ばらつきなどに依存しない低
過渡電流化を実現する半導体装置を提供することにある
。また電圧リミッタ回路方式と組み合わせることによっ
て低過渡電流で低消費電力の半導体装置を提供すること
にある。
上記目的は、入力パルスで制御されるカレントミラー回
路を負荷駆動回路とすることによって。
路を負荷駆動回路とすることによって。
該カレントミラー回路内で予め定められた定電流源に対
応した定電流で負荷を駆動することによって達成される
。さらに、カレントミラー回路内の定電流源の電流値を
電源電圧やＭＯＳのゲート長Ｌ＊、Ｖｔにより制御し低
過渡電流化を図る。
応した定電流で負荷を駆動することによって達成される
。さらに、カレントミラー回路内の定電流源の電流値を
電源電圧やＭＯＳのゲート長Ｌ＊、Ｖｔにより制御し低
過渡電流化を図る。
カレントミラー回路は、プロセス条件の変動に対して影
響されにくいうえ、カレントミラー回路内の定電流源の
電流値を電源電圧、ＭＯＳのＬｆ。
響されにくいうえ、カレントミラー回路内の定電流源の
電流値を電源電圧、ＭＯＳのＬｆ。
Ｖｔにより制御しているので、過渡電流を低減すること
ができる。
ができる。
また、′ｗ１圧リミリミツターうことにより、低い一定
電圧にすることができ、消費電力をおさえることができ
る。
電圧にすることができ、消費電力をおさえることができ
る。
以下１本発明の回路の一実施例とその動作タイミングを
第１図（Ａ）（Ｂ）により説明する。
第１図（Ａ）（Ｂ）により説明する。
ＤＲＡＭではデータ対線のいずれかをメモリセル（１ケ
のＭＯ８Ｔと１ケのキャパシタで構成されるメモリセル
などの例がある）の読み出し情報に応じて、ｐＭＯ８Ｔ
で形成されたよく知られたセンスアンプで充電すること
が行われる。この場合、たとえば最新のメガピットＤＲ
ＡＭでは、１０２４対のデータ線を同時に高速に充電す
る必要がある。のデータ線の合計の容量は５００〜１０
００ｐＦにも達するので、過電流が問題となる。この充
電はｐＭＯ８Ｔで形成されたセンスアンプであるフリッ
プフロップの共通線ｃＱに接続された駆動回路ＤＲＶで
行われる６本実施例では、この駆動回路がカレントミラ
ー回路と比較器で構成されていることに特徴がある。カ
レントミラー回路は、トランジスタＱｌ、Ｑｚから成る
一種のインバータによって制御されるａＱｚがオン、Ｑ
ｔがオフの場合はＱδと定電流源（ｉ／ｎ）と出力駆動
トランジスタＱｏとの間でカレントミラー回路が形成さ
れ、Ｑ２がオフでＱｌがオンの場合は、Ｑｏはオフとな
る。ミラー回路内の電流源の電流入口をｉ／ｎ、ＭＯ８
Ｔのゲート幅をｗ ／ ｎ、Ｑｏのゲート幅をＷとすれ
ば、Ｑｏのオン電流は定電流ｉとなる。製造プロセスの
ばらつきによってＷあるいはゲート長やトランジスタの
しきい値電圧が変化してもｉ／ｎを一定にしておけばＱ
。
のＭＯ８Ｔと１ケのキャパシタで構成されるメモリセル
などの例がある）の読み出し情報に応じて、ｐＭＯ８Ｔ
で形成されたよく知られたセンスアンプで充電すること
が行われる。この場合、たとえば最新のメガピットＤＲ
ＡＭでは、１０２４対のデータ線を同時に高速に充電す
る必要がある。のデータ線の合計の容量は５００〜１０
００ｐＦにも達するので、過電流が問題となる。この充
電はｐＭＯ８Ｔで形成されたセンスアンプであるフリッ
プフロップの共通線ｃＱに接続された駆動回路ＤＲＶで
行われる６本実施例では、この駆動回路がカレントミラ
ー回路と比較器で構成されていることに特徴がある。カ
レントミラー回路は、トランジスタＱｌ、Ｑｚから成る
一種のインバータによって制御されるａＱｚがオン、Ｑ
ｔがオフの場合はＱδと定電流源（ｉ／ｎ）と出力駆動
トランジスタＱｏとの間でカレントミラー回路が形成さ
れ、Ｑ２がオフでＱｌがオンの場合は、Ｑｏはオフとな
る。ミラー回路内の電流源の電流入口をｉ／ｎ、ＭＯ８
Ｔのゲート幅をｗ ／ ｎ、Ｑｏのゲート幅をＷとすれ
ば、Ｑｏのオン電流は定電流ｉとなる。製造プロセスの
ばらつきによってＷあるいはゲート長やトランジスタの
しきい値電圧が変化してもｉ／ｎを一定にしておけばＱ
。
の駆動定流はほぼ一定となる。ここで定電流源をｉ／ｎ
、ｗ／ｎとしているのは、消費電流を小さく、かつ占有
面積を小さくするためであり、ｎは大きい方がよい。
、ｗ／ｎとしているのは、消費電流を小さく、かつ占有
面積を小さくするためであり、ｎは大きい方がよい。
比較器は、予め定められた内部電源Ｖｃｃ（たとえば４
Ｖ）と出力電圧Ｖｏを比較するものである。
Ｖ）と出力電圧Ｖｏを比較するものである。
Ｖ Ｃ！Ｌ ＞ Ｖ ｏでは比較器の出力は高電圧とな
り、逆にＶＣＬ＞ＶＯの場合は低電圧となる。尚、ＶＣ
Ｌはチップ内でＶｃｃ（外部印加電源電圧から発生させ
てもよい。
り、逆にＶＣＬ＞ＶＯの場合は低電圧となる。尚、ＶＣ
Ｌはチップ内でＶｃｃ（外部印加電源電圧から発生させ
てもよい。
以上の準備のもとに動作を説明する。
通常のＤＲＡＭでは、プリチャージ期間中はデータ対線
はＶＣＬのほぼ半分の値に設定される、いわゆるハーフ
プ＋ｊチャージ方式なので、プリチャージ期間は、共通
駆動線ａＱあるいは全データ対線はＶｃｃ、／２にプリ
チャージされている。この状態で１選択されたワード線
にパルスが印加されると各データ対線には微小な差動の
読み出し信号が現われる。この様子を第２図においてＤ
Ｏｙ Ｄｏ対称で代表的に示している。その後、ｎＭＯ
８ＴとｐＭＯ８Ｔで形成されるセンスアンプで、低電圧
側はＯｖに放電され、高電圧側はＶＣＬまで充電される
。放電は各ｎＭＯ８Ｔの共通駆動線ｃＱ’に低電圧のパ
ルスを印加することにより行われろ。
はＶＣＬのほぼ半分の値に設定される、いわゆるハーフ
プ＋ｊチャージ方式なので、プリチャージ期間は、共通
駆動線ａＱあるいは全データ対線はＶｃｃ、／２にプリ
チャージされている。この状態で１選択されたワード線
にパルスが印加されると各データ対線には微小な差動の
読み出し信号が現われる。この様子を第２図においてＤ
Ｏｙ Ｄｏ対称で代表的に示している。その後、ｎＭＯ
８ＴとｐＭＯ８Ｔで形成されるセンスアンプで、低電圧
側はＯｖに放電され、高電圧側はＶＣＬまで充電される
。放電は各ｎＭＯ８Ｔの共通駆動線ｃＱ’に低電圧のパ
ルスを印加することにより行われろ。
ここではｐＭＯ８Ｔの共通駆動線ＣＭに印加されたパル
スによって充電される例のみを以下に述べる。ａＱは入
力パルスφを印加することによって駆動される。入力パ
ルスφがオン（高電圧が入力）となると、制御回路ＡＮ
Ｄの出力電圧は高電圧となり、Ｑｏのゲート電圧Ｖａは
定電流源の出力電圧Ｖｓとなり、Ｑｏは負荷を一定電圧
ｉで駆動する。この結果、負荷の電圧ＶｏはＶａｔ、／
２から一定の速度で上昇するが、ｖＣＬを越えると比較
器が作動し制御回路ＡＮＤの出力は低電圧となりＱｌが
オンし、ＱＺはオフし、Ｑｏはオフとなり、ＶＯはほぼ
ＶＣＬにクランプされてしまう。これによって各データ
対線の一方のデータ線はｖＣＬ／２からほぼＶＣＬに充
電される。
スによって充電される例のみを以下に述べる。ａＱは入
力パルスφを印加することによって駆動される。入力パ
ルスφがオン（高電圧が入力）となると、制御回路ＡＮ
Ｄの出力電圧は高電圧となり、Ｑｏのゲート電圧Ｖａは
定電流源の出力電圧Ｖｓとなり、Ｑｏは負荷を一定電圧
ｉで駆動する。この結果、負荷の電圧ＶｏはＶａｔ、／
２から一定の速度で上昇するが、ｖＣＬを越えると比較
器が作動し制御回路ＡＮＤの出力は低電圧となりＱｌが
オンし、ＱＺはオフし、Ｑｏはオフとなり、ＶＯはほぼ
ＶＣＬにクランプされてしまう。これによって各データ
対線の一方のデータ線はｖＣＬ／２からほぼＶＣＬに充
電される。
以上述べた実施例によれば、データ線をほぼ一定の電流
で充電できるため、過渡電流に増大なしに高速でデータ
線を充電できる。また、ｉｏを一定に保つことにより、
電源電圧の変動や製造ばらつきなどがあっても、その影
響を最小限にすることができる。さらにデータ線電圧は
低くおさえられるので消費電力も低減される。
で充電できるため、過渡電流に増大なしに高速でデータ
線を充電できる。また、ｉｏを一定に保つことにより、
電源電圧の変動や製造ばらつきなどがあっても、その影
響を最小限にすることができる。さらにデータ線電圧は
低くおさえられるので消費電力も低減される。
上述のように、カレントミラー回路を用いた駆動回路に
より、はぼ一定の電流でデータ線を充電可能となる。
より、はぼ一定の電流でデータ線を充電可能となる。
第２図はカレントミラーを構成するトランジスタをＱδ
＋Ｑ＜の複数のＭＯＳトランジスタにした実施例である
。本実施例によればＱＤのゲート電圧を高くできるので
、その寸法を小さくして、大きい出力電力電流を作るこ
とができる。
＋Ｑ＜の複数のＭＯＳトランジスタにした実施例である
。本実施例によればＱＤのゲート電圧を高くできるので
、その寸法を小さくして、大きい出力電力電流を作るこ
とができる。
第３図は、定電流源ＣＣの具体的実施例である。
本実施例は、ＮＰＮバイポーラトランジスタＱａｚｔＱ
Ｂ２および抵抗Ｒ１〜Ｒ４で構成されている。動作を説
明する。ノード１１には、Ｑａｘのペースエミッタ間電
圧ＶＢＥ（通常０．８ Ｖ）が現われ、この電圧とＲ
３によりＲ２に流れる電流が決まり、ノード１０の電圧
値が決まる。ノード１０の電圧のＶＢＥ落ちがノード１
２に現われ、この電圧とＲ４により電流ｉｏが決定され
る。例えば、Ｒｚ＝１０にΩ、Ｒｚ＝４にΩ、Ｒｓ＝８
にΩ、Ｒ４＝４にΩとする。ノード１１には、ＶＢ＋！
＝０．８ Ｖが現わ８にΩ ｍＡとなり、ノード１０の電圧値は、０．８Ｖ＋４にΩ
Ｘ０．１ｍＡ＝１．２Ｖとなる。ノード１２の電圧は１
．２Ｖ−０，８Ｖ＝０．４Ｖ となり、電流４にΩ 本実施例によれば、ウェハ間、ロッド間バラツキの極め
て小さいバイポーラトランジスタのＶＢＥを利用しでき
るだけ製造条件や電源電圧Ｖｃｃの変動の影響を受けな
い。またノード１０の電圧はＲｚ、Ｒｓの抵抗比で決め
ているため抵抗の製造バラツキの影響を受けず極めて安
定な定電流源となる。このように他めで安定な定電流源
を内蔵したカレントミラー回路でもデータ線を一定電流
で充電するためには、第１図、第２図における、ＭＯ８
ＴＱｏが飽和領域（Ｉ Ｖｏ−Ｖｃｃ ｌ ＞ Ｉ Ｖ
ｓ−Ｖｃｃ ＶＴ ｌ ）で動作させる方が望ましい
。しかしながら、第４図に示すように、動作条件などに
よっては時間の経過とともにこの条件が満たされなくな
る場合がある。すなわち、ｖＯの電位がＶｃｔ、／２か
ら上昇してＶｓ １Ｖｔｌの電圧より高くなると（Ｖ
ｔはＱｏのしきい電圧、Ｐチャネル形ゆえ一般に負の値
を持つ） 、 ｌ Ｖｏ ＶＣａｌ ＜Ｉ Ｖｓ
−Ｖｃｃ −ＶＴ ｌとなり、ＭＯ８Ｑｏは非飽和領域
で動作する。この結果、電流ｉが小さくなり、ＶｏがＶ
ＣＬ（４Ｖ）に達する時間も遅くなる。これらは、電源
電圧が４．４■と低く、Ｑｏのチャネル長Ｌ□が標準値
よりも、大きく、■、が高い場合に顕著となる。？ｌｉ
源電圧電圧く、Ｌｘが標準値よりも小さくＶｔが低い場
合は、飽和領域で動作するが、ドレイン電流のドレイン
−ソース間電圧依存性などにより必要以上に速くなり過
渡電流が増大すると言う問題を生じる場合がある。この
問題は第２図の実施例において特に生じ易い。そこで第
４図に示すように、電流源ＣＣの電流値ｉｏをＬ６が標
準値より太きくＶｔ が高い場合は大きく、Ｌ８が小さ
くＶｉ が低い場合は小さくする。さらにそれぞれ電源
電圧が高くなると電流値が小さくなるように制御すれば
上記問題点は解決する。
Ｂ２および抵抗Ｒ１〜Ｒ４で構成されている。動作を説
明する。ノード１１には、Ｑａｘのペースエミッタ間電
圧ＶＢＥ（通常０．８ Ｖ）が現われ、この電圧とＲ
３によりＲ２に流れる電流が決まり、ノード１０の電圧
値が決まる。ノード１０の電圧のＶＢＥ落ちがノード１
２に現われ、この電圧とＲ４により電流ｉｏが決定され
る。例えば、Ｒｚ＝１０にΩ、Ｒｚ＝４にΩ、Ｒｓ＝８
にΩ、Ｒ４＝４にΩとする。ノード１１には、ＶＢ＋！
＝０．８ Ｖが現わ８にΩ ｍＡとなり、ノード１０の電圧値は、０．８Ｖ＋４にΩ
Ｘ０．１ｍＡ＝１．２Ｖとなる。ノード１２の電圧は１
．２Ｖ−０，８Ｖ＝０．４Ｖ となり、電流４にΩ 本実施例によれば、ウェハ間、ロッド間バラツキの極め
て小さいバイポーラトランジスタのＶＢＥを利用しでき
るだけ製造条件や電源電圧Ｖｃｃの変動の影響を受けな
い。またノード１０の電圧はＲｚ、Ｒｓの抵抗比で決め
ているため抵抗の製造バラツキの影響を受けず極めて安
定な定電流源となる。このように他めで安定な定電流源
を内蔵したカレントミラー回路でもデータ線を一定電流
で充電するためには、第１図、第２図における、ＭＯ８
ＴＱｏが飽和領域（Ｉ Ｖｏ−Ｖｃｃ ｌ ＞ Ｉ Ｖ
ｓ−Ｖｃｃ ＶＴ ｌ ）で動作させる方が望ましい
。しかしながら、第４図に示すように、動作条件などに
よっては時間の経過とともにこの条件が満たされなくな
る場合がある。すなわち、ｖＯの電位がＶｃｔ、／２か
ら上昇してＶｓ １Ｖｔｌの電圧より高くなると（Ｖ
ｔはＱｏのしきい電圧、Ｐチャネル形ゆえ一般に負の値
を持つ） 、 ｌ Ｖｏ ＶＣａｌ ＜Ｉ Ｖｓ
−Ｖｃｃ −ＶＴ ｌとなり、ＭＯ８Ｑｏは非飽和領域
で動作する。この結果、電流ｉが小さくなり、ＶｏがＶ
ＣＬ（４Ｖ）に達する時間も遅くなる。これらは、電源
電圧が４．４■と低く、Ｑｏのチャネル長Ｌ□が標準値
よりも、大きく、■、が高い場合に顕著となる。？ｌｉ
源電圧電圧く、Ｌｘが標準値よりも小さくＶｔが低い場
合は、飽和領域で動作するが、ドレイン電流のドレイン
−ソース間電圧依存性などにより必要以上に速くなり過
渡電流が増大すると言う問題を生じる場合がある。この
問題は第２図の実施例において特に生じ易い。そこで第
４図に示すように、電流源ＣＣの電流値ｉｏをＬ６が標
準値より太きくＶｔ が高い場合は大きく、Ｌ８が小さ
くＶｉ が低い場合は小さくする。さらにそれぞれ電源
電圧が高くなると電流値が小さくなるように制御すれば
上記問題点は解決する。
第６図は、その実施例である。電源電圧、Ｌｔ。
■、の検出回路ＶＤと、その出力信号１００を受けてｌ
ｕ を出力する電流源Ｃ８で構成されている。
ｕ を出力する電流源Ｃ８で構成されている。
電源電圧、Ｌｘ−Ｖｔの検出回路ＶＤは、電源電圧、Ｌ
ｇ、Ｖｔが変動するとその出力１００の電圧値あるいは
電流値を制御してＣ８を制御しｉｏを制御する回路であ
る。例えば、電源電圧が高＜Ｌｇが標準値より細く、■
、が低くなると１００の電圧値、あるいは電流値を小さ
くしてｉｏを小さくする。逆の場合は、ｉｏ を大きく
する。
ｇ、Ｖｔが変動するとその出力１００の電圧値あるいは
電流値を制御してＣ８を制御しｉｏを制御する回路であ
る。例えば、電源電圧が高＜Ｌｇが標準値より細く、■
、が低くなると１００の電圧値、あるいは電流値を小さ
くしてｉｏを小さくする。逆の場合は、ｉｏ を大きく
する。
本実施例により、電源電圧の変動やＬｇ、Ｖｔの製造バ
ラツキに合わせて最適電流でデータ線を充電することが
でき、過渡電流の低減あるいは同じ過渡電流なら高速化
が可能となる。
ラツキに合わせて最適電流でデータ線を充電することが
でき、過渡電流の低減あるいは同じ過渡電流なら高速化
が可能となる。
第７図は、他の実施例である。定電圧回路ｖしＰチャネ
ルＭ ＯＳ Ｑ ｚｏｏ、 ＮチャネルＭ ＯＳ Ｑ
ｔｏｔで構成されたＶＤとＮＰＮバイポーラトランジス
タＱＢＩＯ，抵抗Ｒｚｏで構成されたＣ８とで成ってい
る。定電圧回路ＶＬは特願昭５７−８３００２２などに
示す電圧リミッタ回路方式を用いて、電源電圧が変動し
てもその出力ＶｏＬは一定電圧となるものである。動作
は、Ｑｚｏｏ、 Ｑｔｏｔの駆動能力比でノード１００
の電圧値を決め、その電圧値のＱ Ｂ １０のベース・
エミッタ間電圧ＶＢＥ （０，８Ｖ）落ちがノード１０
１に現われる。その電圧値とＲｚｏにより電流ｉｏが決
定される。例えば、Ｖｃｃ＝Ｖｃ＋、＝４ｖとし−Ｑｌ
ｏｏとＱｔｏｔの駆動能力比を１＝１とすると、ノード
１００は２ｖとなリノード１０１は２Ｖ−０，８Ｖ＝１
．２ＶとなるａＲｔｏを１２１２にΩ このような接続で電源電圧Ｖｃｃが変動すると、Ｑｌｏ
ｔのゲート電圧も変動し駆動能力が変わる。
ルＭ ＯＳ Ｑ ｚｏｏ、 ＮチャネルＭ ＯＳ Ｑ
ｔｏｔで構成されたＶＤとＮＰＮバイポーラトランジス
タＱＢＩＯ，抵抗Ｒｚｏで構成されたＣ８とで成ってい
る。定電圧回路ＶＬは特願昭５７−８３００２２などに
示す電圧リミッタ回路方式を用いて、電源電圧が変動し
てもその出力ＶｏＬは一定電圧となるものである。動作
は、Ｑｚｏｏ、 Ｑｔｏｔの駆動能力比でノード１００
の電圧値を決め、その電圧値のＱ Ｂ １０のベース・
エミッタ間電圧ＶＢＥ （０，８Ｖ）落ちがノード１０
１に現われる。その電圧値とＲｚｏにより電流ｉｏが決
定される。例えば、Ｖｃｃ＝Ｖｃ＋、＝４ｖとし−Ｑｌ
ｏｏとＱｔｏｔの駆動能力比を１＝１とすると、ノード
１００は２ｖとなリノード１０１は２Ｖ−０，８Ｖ＝１
．２ＶとなるａＲｔｏを１２１２にΩ このような接続で電源電圧Ｖｃｃが変動すると、Ｑｌｏ
ｔのゲート電圧も変動し駆動能力が変わる。
Ｖｃｃが高くなると駆動能力が大きくなリノード１００
の電圧値が下がる。Ｖｃｃが低くなるとＱＩＯＩの駆動
能力が小さくなり、ノード１００の電圧は高くなる。こ
の結果Ｖｃｃが高い場合は。
の電圧値が下がる。Ｖｃｃが低くなるとＱＩＯＩの駆動
能力が小さくなり、ノード１００の電圧は高くなる。こ
の結果Ｖｃｃが高い場合は。
ｉｏは小さく、低い場合は大きくできる。
本実施例によれば、ＱｌｏｏとＱＩＯＩの駆動能力比と
Ｒｚｏの抵抗値により電流ｉｏの値を自由に設定でき、
さらに電源電圧が高い場合はｉｏの電流値を小さく、低
い場合はｉｏ を大きくすることができる。この結果デ
ータ線の充電時間を必要以上に速くし、過渡電流を増大
することをなくすことができる。
Ｒｚｏの抵抗値により電流ｉｏの値を自由に設定でき、
さらに電源電圧が高い場合はｉｏの電流値を小さく、低
い場合はｉｏ を大きくすることができる。この結果デ
ータ線の充電時間を必要以上に速くし、過渡電流を増大
することをなくすことができる。
第８図は、第７図の定電圧回路ＶＬを具体的にした実施
例である。ＶＬは、ＰチャネルＭＯ５ＱｔｏｚＮＰＮバ
イポーラトランジスタＱＢＩＩ〜ＱＢｘ１１で構成され
ている。この回路の動作は、Ｖｃｃが投入され電圧が上
昇するとＱ １０２を介してＶＣＬも上昇する。ＶＣＬ
の電圧値が０．８ ＶＸ５ （Ｑｕｔｔ〜Ｑａｔａの
ＶＢＥ） ＝ ４ Ｖ ＬニーなるとＱａｎｘ”Ｑａｚ
ａが導通状態となりＶＣＬの上昇は止まり定電圧４ｖに
リミットされる。他の動作は第７図と同様である。
例である。ＶＬは、ＰチャネルＭＯ５ＱｔｏｚＮＰＮバ
イポーラトランジスタＱＢＩＩ〜ＱＢｘ１１で構成され
ている。この回路の動作は、Ｖｃｃが投入され電圧が上
昇するとＱ １０２を介してＶＣＬも上昇する。ＶＣＬ
の電圧値が０．８ ＶＸ５ （Ｑｕｔｔ〜Ｑａｔａの
ＶＢＥ） ＝ ４ Ｖ ＬニーなるとＱａｎｘ”Ｑａｚ
ａが導通状態となりＶＣＬの上昇は止まり定電圧４ｖに
リミットされる。他の動作は第７図と同様である。
本実施例により、定電圧回路が具体的になり、より現実
的となる。
的となる。
第９図は、第８図にＰチャネルにＭＯ８Ｑｚｏｇ。
ＮＰＮバイポーラトランジスタＱＢＩ〜Ｑａｚ、抵抗Ｒ
ｚ〜Ｒ４を付加した実施例である。ＱＢＩ、 Ｑａｚｔ
Ｒ１〜Ｒ４で構成された回路は、第３図と同じ定電流電
源回路で動作も同じである。本実施例は、Ｑｚｏａの駆
動能力と前記定電源の電流によりノード１０２の電圧値
が決定される。この電圧値は。
ｚ〜Ｒ４を付加した実施例である。ＱＢＩ、 Ｑａｚｔ
Ｒ１〜Ｒ４で構成された回路は、第３図と同じ定電流電
源回路で動作も同じである。本実施例は、Ｑｚｏａの駆
動能力と前記定電源の電流によりノード１０２の電圧値
が決定される。この電圧値は。
定電流源の電流がＶｃｃ依存性を持たないため、Ｖｃｃ
に追ずいして変動する。さらにＱｌｏｚのＬ ｇ ｇＶ
ｔの製造バラツキによっても変えることができる。
に追ずいして変動する。さらにＱｌｏｚのＬ ｇ ｇＶ
ｔの製造バラツキによっても変えることができる。
すなわち、Ｌｍが標準値よりも細く、Ｖｔが低い場合は
、Ｑ １０８の駆動能力が大きくなリノード１０２の電
圧値は高くなり、逆の場合は低くなる。このノード１０
２がＱ ｓａｔのゲートに入力され第８図と同様の動作
する。
、Ｑ １０８の駆動能力が大きくなリノード１０２の電
圧値は高くなり、逆の場合は低くなる。このノード１０
２がＱ ｓａｔのゲートに入力され第８図と同様の動作
する。
本実施例によれば、第８図と同様電源電圧の変動に対し
て電流値ｉｏを制御できるばかりでなく、Ｌｔ、Ｖｔの
製造バラツキに対しても電流１０を制御することができ
、さらに安定にデータ線を充電することが可能となる。
て電流値ｉｏを制御できるばかりでなく、Ｌｔ、Ｖｔの
製造バラツキに対しても電流１０を制御することができ
、さらに安定にデータ線を充電することが可能となる。
第１０図は、本発明の他の実施例である。定電圧回路ｖ
ｒ４． ＭＯＳ Ｑｘｏｏ ”Ｑｌｏｅｗ Ｑａｘｅｅ
Ｒ１１で構成されたＶＤとＱ１０７で構成されたＣ８
とで成ッテ＆’ル＊ ＶＬＱｘｏｏｙ Ｑｎｏｔｙ Ｑ
ａｔｏ ｔ Ｒｚｚ（７）動作は第８図と同様である。
ｒ４． ＭＯＳ Ｑｘｏｏ ”Ｑｌｏｅｗ Ｑａｘｅｅ
Ｒ１１で構成されたＶＤとＱ１０７で構成されたＣ８
とで成ッテ＆’ル＊ ＶＬＱｘｏｏｙ Ｑｎｏｔｙ Ｑ
ａｔｏ ｔ Ｒｚｚ（７）動作は第８図と同様である。
すなわち、電源電圧Ｖｃｃが高くなるとノード１０３を
流れる電流値は小さくなり、Ｖｃｃが低くなると大きく
なる。この電流源とＱ１０４１ Ｑ１０５でカレントミ
ラー回路が形成されノード１００には、ノード１０３に
流れる電流のＱｘｏｓの駆動能力（実効ゲート幅／実効
ゲート長）／Ｑ１０４の駆動能力倍の電流が流れる。こ
れとＱ ｓｏｓとＱ１０７で形成される第２のカレント
ミラー回路により出力電流ｉｏが制御される。このとき
Ｑ１０６のチャネル長Ｌｘを製造バラツキが無視できる
ほど太く設計しておけば、Ｑ１０４の製造バラツキをノ
ード１００に流れる電流値に反映することができる。す
なわちＱ１０４のＬｇが細く、■、が低い場合は、Ｑ１
０４の駆動能力が大きくなリノード１０３の電圧は高く
なり、Ｌｇが標準値よりも細く、■、が高い場合は低く
なる。Ｑｌｏｓのゲート長をこれらの製造バラツキを無
視できる程度に太く設計しであるためノード１００の電
流は、前者は小さく、後者は大きくなり、等９図と同様
の効果が得られる。もちろん、Ｑｚｏフのゲート長Ｌ６
を太くしても同様の効果が得られることは言うまでもな
い。
流れる電流値は小さくなり、Ｖｃｃが低くなると大きく
なる。この電流源とＱ１０４１ Ｑ１０５でカレントミ
ラー回路が形成されノード１００には、ノード１０３に
流れる電流のＱｘｏｓの駆動能力（実効ゲート幅／実効
ゲート長）／Ｑ１０４の駆動能力倍の電流が流れる。こ
れとＱ ｓｏｓとＱ１０７で形成される第２のカレント
ミラー回路により出力電流ｉｏが制御される。このとき
Ｑ１０６のチャネル長Ｌｘを製造バラツキが無視できる
ほど太く設計しておけば、Ｑ１０４の製造バラツキをノ
ード１００に流れる電流値に反映することができる。す
なわちＱ１０４のＬｇが細く、■、が低い場合は、Ｑ１
０４の駆動能力が大きくなリノード１０３の電圧は高く
なり、Ｌｇが標準値よりも細く、■、が高い場合は低く
なる。Ｑｌｏｓのゲート長をこれらの製造バラツキを無
視できる程度に太く設計しであるためノード１００の電
流は、前者は小さく、後者は大きくなり、等９図と同様
の効果が得られる。もちろん、Ｑｚｏフのゲート長Ｌ６
を太くしても同様の効果が得られることは言うまでもな
い。
本実施例によっても、第６図、第９図と同様の効果が得
られる。
られる。
第１１図は、第１０図のＱ１０８． Ｑｘｏ７のかわり
に、 Ｑｌｏｓ、 ＱＢ１７． ＱＩＩＯ，Ｒｔｏを付
加した実施例である。他の回路は第１０図と同様で異な
る点はＱｘｏｂのＬｇがＱ１０４ と同じであることで
ある。
に、 Ｑｌｏｓ、 ＱＢ１７． ＱＩＩＯ，Ｒｔｏを付
加した実施例である。他の回路は第１０図と同様で異な
る点はＱｘｏｂのＬｇがＱ１０４ と同じであることで
ある。
ノード１００の電圧はＱ ｓｏｓ （７） Ｖ ｔ と
ＱＢＩ？のＶａＦ！とＱｘｏｂの駆動能力で決まる。今
、Ｌｇ、Ｖｔとも標準値で、Ｖｃｃも標準値５ｖとする
。このときノード１００には、Ｑｘｏｓ（１）Ｖｔ と
ＱＢ１７（７）ＶＢＥ（７）和の電圧のみが出力される
ように、Ｑ１０６とＱｘｏａ。
ＱＢＩ？のＶａＦ！とＱｘｏｂの駆動能力で決まる。今
、Ｌｇ、Ｖｔとも標準値で、Ｖｃｃも標準値５ｖとする
。このときノード１００には、Ｑｘｏｓ（１）Ｖｔ と
ＱＢ１７（７）ＶＢＥ（７）和の電圧のみが出力される
ように、Ｑ１０６とＱｘｏａ。
Ｑ ａ １７の駆動能力の比を決定する。このときのノ
ード１０１の電圧は、Ｖ［ＩＥはキャンセルされるため
ＱＩＯＩＩのＶｔとなり、このＶｔ とＲｓｏによりｉ
。
ード１０１の電圧は、Ｖ［ＩＥはキャンセルされるため
ＱＩＯＩＩのＶｔとなり、このＶｔ とＲｓｏによりｉ
。
が決定される。例えば電源電圧Ｖｃｃが低くなると第１
０で述べたようにノード１０３に流れる電流は大きくな
り、カレントミラー回路を形成しているＱｘｏｂに流れ
る電流も大きくなる。この結果ノード１００の電圧は高
くなりｉｏは大きくなる。
０で述べたようにノード１０３に流れる電流は大きくな
り、カレントミラー回路を形成しているＱｘｏｂに流れ
る電流も大きくなる。この結果ノード１００の電圧は高
くなりｉｏは大きくなる。
Ｖｃｃが高くなると逆にｉｏは小さくなる。またＱＩＯ
δのＶｔの製造バラツキはそのままノード１０１の電圧
となる。すなわちＬｇが標準より細く、Ｖｔが低い場合
は電流１０が小さく、高い場合は大きくなる。
δのＶｔの製造バラツキはそのままノード１０１の電圧
となる。すなわちＬｇが標準より細く、Ｖｔが低い場合
は電流１０が小さく、高い場合は大きくなる。
本実施例によっても、第１０図と同様の効果が得られる
。
。
以下の実施例は比較器を用いた電圧リミッタとの組合せ
による定電流化の例である。しかし電圧リミッタを用い
ない場合（比較器の出力ループのない場合）にも、入力
パルスφによってミラー回路の制御は可能であるから定
電流化は可能である。
による定電流化の例である。しかし電圧リミッタを用い
ない場合（比較器の出力ループのない場合）にも、入力
パルスφによってミラー回路の制御は可能であるから定
電流化は可能である。
また比較器の応答時間を、出力ＶＯの応答時間よりも速
くするほど■０はＶＣＬに限りなく近づけられるので、
場合によっては高速に適したバイポーラトランジスタな
どで比較器を構成することもできる。また、ｎ Ｍ Ｏ
Ｓ ”Ｌ’で構成されたセンスアンプの共通駆動線ＣＱ
′の駆動に本発明の考え方を適用することもできるにれ
によって充電波形と放電波形を任意に制御できる。たと
えば両波形を完全に相捕的にすればデータ線から他の導
体（Ｓｉ基板ワード線など）に結合する雑音も完全に相
殺でき、動作マージンの広いメモリも設計できる。
くするほど■０はＶＣＬに限りなく近づけられるので、
場合によっては高速に適したバイポーラトランジスタな
どで比較器を構成することもできる。また、ｎ Ｍ Ｏ
Ｓ ”Ｌ’で構成されたセンスアンプの共通駆動線ＣＱ
′の駆動に本発明の考え方を適用することもできるにれ
によって充電波形と放電波形を任意に制御できる。たと
えば両波形を完全に相捕的にすればデータ線から他の導
体（Ｓｉ基板ワード線など）に結合する雑音も完全に相
殺でき、動作マージンの広いメモリも設計できる。
さらに本発明はＤＲＡＭのデータ線充電回路への応用に
限定されるわけではなく、過渡電流が特に問題となる。
限定されるわけではなく、過渡電流が特に問題となる。
多ビツト構成（複数のデータ出力が１ケのチップから出
力される構成）のすべてのメモリのデータ出力部、ある
いはマイクロコンピュータなどのアドレス出力部に適用
すれば過渡電流対策に効果的である。
力される構成）のすべてのメモリのデータ出力部、ある
いはマイクロコンピュータなどのアドレス出力部に適用
すれば過渡電流対策に効果的である。
以上のようにカレントミラー回路の定電流源の電流値を
制御することによって、従来野放し状態になっていた充
放ｆｆ１ｆｆｉ流を任意に制御できるので。
制御することによって、従来野放し状態になっていた充
放ｆｆ１ｆｆｉ流を任意に制御できるので。
過渡電流が抑制でき、したがってＬＳＩチップ内の雑音
が低減され、チップ設計が容易となり、またユーザに於
いてもカード上に実装されたチップからの雑音も少なく
なるのでカード設計も容易となる。また低電圧で定電圧
の出力パルスも得られるのでチップの消費電力も低減化
できる。
が低減され、チップ設計が容易となり、またユーザに於
いてもカード上に実装されたチップからの雑音も少なく
なるのでカード設計も容易となる。また低電圧で定電圧
の出力パルスも得られるのでチップの消費電力も低減化
できる。
第１図、第３図、第６図〜第１１図は本発明の実施例を
示す図、第２図は第１図の動作を説明する図、第４図は
動作上の問題点を説明する図、第５図は問題点の解決法
を説明する図である。 ＤＲＶ・・・定電流、定電圧駆動回路、ＣＣ・・・定電
流源回路、 Ｖｃｃ・・・電源電圧、 ＶＣＬ・・・比
較電圧、Ｑｔ〜Ｑ ｓｏａ・・・ＭＯＳ・・・トランジ
スタ、Ｑａｚ〜ＱＢ１７・・・バイポーラトランジスタ
。
示す図、第２図は第１図の動作を説明する図、第４図は
動作上の問題点を説明する図、第５図は問題点の解決法
を説明する図である。 ＤＲＶ・・・定電流、定電圧駆動回路、ＣＣ・・・定電
流源回路、 Ｖｃｃ・・・電源電圧、 ＶＣＬ・・・比
較電圧、Ｑｔ〜Ｑ ｓｏａ・・・ＭＯＳ・・・トランジ
スタ、Ｑａｚ〜ＱＢ１７・・・バイポーラトランジスタ
。
Claims (1)
- １、少なくとも１個以上のパルス入力電圧によつて少な
くとも１個以上のカレントミラー回路が形成され、該カ
レントミラー回路の出力電流が一定電流になることを特
徴とした半導体装置において、上記カレントミラー回路
の出力電圧と予め定められた比較電圧を比較器で比較し
て、その結果に応じた比較器に出力電圧で上記カレント
ミラー回路を制御し、かつ上記カレントミラー回路内の
定電流源の電流値を電源電圧あるいは製造条件により変
化させることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297545A JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297545A JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140315A true JPH01140315A (ja) | 1989-06-01 |
| JP2765841B2 JP2765841B2 (ja) | 1998-06-18 |
Family
ID=17847924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297545A Expired - Lifetime JP2765841B2 (ja) | 1987-11-27 | 1987-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765841B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011039871A1 (ja) * | 2009-09-30 | 2011-04-07 | ルネサスエレクトロニクス株式会社 | バイアス生成回路、パワーアンプモジュール及び半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677919U (ja) * | 1979-11-13 | 1981-06-24 | ||
| JPS59104215U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社村田製作所 | 定電流電源 |
| JPS6095620A (ja) * | 1983-10-04 | 1985-05-29 | アメリカン テレフオン アンド テレグラフ カンパニー | 電流スイツチ用電子回路 |
| JPS61286610A (ja) * | 1985-06-11 | 1986-12-17 | Ntn Toyo Bearing Co Ltd | 制御式ラジアル磁気軸受の制御装置 |
| JPS6279514A (ja) * | 1985-09-30 | 1987-04-11 | シ−メンス、アクチエンゲゼルシヤフト | 切換可能な双極性電流源 |
-
1987
- 1987-11-27 JP JP62297545A patent/JP2765841B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677919U (ja) * | 1979-11-13 | 1981-06-24 | ||
| JPS59104215U (ja) * | 1982-12-28 | 1984-07-13 | 株式会社村田製作所 | 定電流電源 |
| JPS6095620A (ja) * | 1983-10-04 | 1985-05-29 | アメリカン テレフオン アンド テレグラフ カンパニー | 電流スイツチ用電子回路 |
| JPS61286610A (ja) * | 1985-06-11 | 1986-12-17 | Ntn Toyo Bearing Co Ltd | 制御式ラジアル磁気軸受の制御装置 |
| JPS6279514A (ja) * | 1985-09-30 | 1987-04-11 | シ−メンス、アクチエンゲゼルシヤフト | 切換可能な双極性電流源 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011039871A1 (ja) * | 2009-09-30 | 2011-04-07 | ルネサスエレクトロニクス株式会社 | バイアス生成回路、パワーアンプモジュール及び半導体装置 |
| US8519796B2 (en) | 2009-09-30 | 2013-08-27 | Murata Manufacturing Co., Ltd. | Bias generation circuit, power amplifier module, and semiconductor device |
| JP5429296B2 (ja) * | 2009-09-30 | 2014-02-26 | 株式会社村田製作所 | バイアス生成回路、パワーアンプモジュール及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765841B2 (ja) | 1998-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5504452A (en) | Semiconductor integrated circuit operating at dropped external power voltage | |
| KR100467918B1 (ko) | 낮은동작전압에서유효한전압변환회로를구비한반도체집적회로 | |
| US6424178B1 (en) | Method and system for controlling the duty cycle of a clock signal | |
| US6975147B2 (en) | Data output circuit with reduced output noise | |
| EP0157905A2 (en) | Semiconductor device | |
| US6373315B2 (en) | Signal potential conversion circuit | |
| US4873673A (en) | Driver circuit having a current mirror circuit | |
| US5581506A (en) | Level-shifter, semiconductor integrated circuit, and control methods thereof | |
| JPH04109494A (ja) | 半導体集積回路 | |
| US5382847A (en) | Output buffer circuits including voltage compensation | |
| US5268600A (en) | Boosting clamping circuit and output buffer circuit using the same | |
| US5258669A (en) | Current sense amplifier circuit | |
| US4733112A (en) | Sense amplifier for a semiconductor memory device | |
| US6304120B1 (en) | Buffer circuit operating with a small through current and potential detecting circuit using the same | |
| JPS6137709B2 (ja) | ||
| KR100266901B1 (ko) | 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치 | |
| US6628162B2 (en) | Semiconductor integrated circuit | |
| KR960002824B1 (ko) | 일정레벨의 전압을 발생하는 전압발생장치와 그의 동작법 | |
| KR960000896B1 (ko) | 반도체 집적회로장치 | |
| JPH1022816A (ja) | ダイナミック回路 | |
| JPH01140315A (ja) | 半導体装置 | |
| US4868484A (en) | Reference voltage generator using a charging and discharging circuit | |
| US4939392A (en) | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead | |
| JP3641345B2 (ja) | 基板バイアス効果を利用した遅延回路 | |
| US5565802A (en) | Semiconductor device with differential amplifier operable at high speed |