JPH01140652A - 立体型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は回路素子が形成された半導体単結晶層を多重構
造とした立体型半導体装置の改良に関するものである。

〈従来の技術〉 近年、′電子機器は小型化、システム化、薄型ｒヒ、軽
量化の指向が強く、機器を構成する電子部品の高密度化
の要求は強い。電子機器の小型化、システム化、薄型化
、軽量化をはかる有力な電子部品として、ハイブリッド
ＩＣがある。

通常ハイブリッドＩＣは、第１＼図に示すととくセラミ
ック等の基板１０１上に、Ａｇペースト等よりなる基板
配線１０２、ＡｇＰｄペースト等よりなる抵抗等の受動
素子１０３が形成された後、各々のＩＣチップ１０４，
１０５，１０６がダイボンドされ、ワイヤーポンド１０
７等により各々のＩＣ１０４，１０５，１０６の１顆パ
ットと基板悶己線１０２が接続されて構成される。

〈発明が解決しようとする問題点〉 ところが従来のハイブリッドＩＣ等に於ては、皇 （１）基板１０Σ上にそれぞれの抵抗等の受動素子１０
３とＩＣ等の能動素子１０Ｊ’、１０４゜１０５が平面
的に配置構成されるため、素子の高密度化は困難で小型
化するにも限度がある。

（２）ＩＣチップ１０４，１０５，１０６等に比較して
かなり大きな基板１０１が必要で、かつ配線も印刷等に
よるものが多く、線巾も広いため、基板１０１全構成す
る多くの材料費が必要である゛。

（３）印刷による場合焼成工程等の高温プロセスが必要
で多くの光熱動力費を要す。

（４）基板１０１上に百２線を作製し、構成する之め、
配線長が長くなり高速化に難点がある。

（５）　　ワイヤーボンド等の接続ポイントが多く、か
つメカニカルな接続となるため、信頼性に問題があると
ともに工数が大でコスト高となる。

等の問題点を有していた。

本発明は、上記の点に鑑みて創案されたものであり、上
記従来の欠点を除去した立体型半導体装置を提供するこ
とを目的としている。

〈問題点を解決するための手段〉 上記の目的？達成するため、本発明の立体型半導体装置
は、回路素子の形成された下層半導体チップと、この下
層半導体チップ上に接着層を介して設けられた回路素子
の形成された上層半導体チップと、上記の上層半導体チ
ップの電極と下層半導体チップの電極とを上記の上層半
導体チップの側面を介して接続する導体層とｔ備えてな
るように構成している。

即ち本発明に於ける立体型半導体装置は、回路素子が形
成された下層半導体チップ領域の上層に、別個に回路素
子が形成さ７′１．た上ｌ−半導体チツブを少なくとも
１ヶ以上接着し、かつその上梗半導体チップの側面を介
して下層半導体チップ領域に形成された回路素子と上層
半導体チップに形成された回路素子とを電極層にて接１
読し之ことを特徴とし、父上層半導体チップが下層半導
体チップ領域に接着する時は、下層半導体領域は、ウェ
ハ内に含まルるように構成している。

〈作　用〉 本発明の技術思想概念としては、第１２図に示すハイブ
リッドＩＣの各ＩＣチップ１０４，１０５゜１０６の各
抵抗Ｒ１−Ｒ３等を第１０図に示す各ＩＣチップ１０４
，１０５，１０６の各抵抗Ｒ】〜Ｒ３に対応させ、ＩＣ
チップの側面部配線１０８を介して各パッド部等を接続
すれば・、第１２図と第１０図とは等価となる。さらに
第１０図の各ＩＣチップ１０４，１０５．１０６を接着
し、技術概念的に１体化す九ば第１１図に示す３層より
なるＩＣチップを形成することができる。

結果的には第１２図に示すハイブリッドＩＣと第１１図
に示す多重化したＩＣは等価となる。

以下、具体的な本発明に於ける多重化し之半導体チップ
の製造法を説明する。

下層及び上層の各半導体チップの回路素子の形成及び必
要に応じ各半導体チップ上の多層配線、抵抗等の受動素
子の形成は、通常の二次元半導体集積回路が作製される
プロセスと同様の工程で行なう。

先ず回路素子又は必要に応じ多層配線体及び抵抗等の受
動素子が形成された半導体ウェハの上部側よりチップ境
界部に所定の深さまで溝を形成し、その溝の側面部を５
ｉ０２等の絶縁膜で被覆後、表面側に医護基体を形成し
、裏面側より所定の厚み壕で平滑加工して、溝により各
チップを分離する。その後保護基体を切ｊｒｆｆ　Ｌ、
各チップに分割する。

次に回路素子又は必要に応じ多層配線体及び抵抗等の受
動素子が形成されたウェハ内に含まれた状態の下層半導
体チップ領域の表面側、もしくは上層半導体チップの一
方、又は両面に接Ｍ層を形成し、上層半導体チップを下
層半導体チップ領域の所定の位置に所定の圧力、温度等
の条件にて誘着する。

その褒不要になった保護基体層を除去した後、蒸若等の
薄膜技術、ホトエッチ技術、メツキ技術、選択エツチン
グ技ｆｉｌｆ等にて上層半導体チップの側面を介して上
層半導体チップと下層半導体チップ全所定の電極パター
ンにて接続する。その後、上層半導体チップに必要に応
じ所定の処置をほどこした後、それを下層半導体領域と
して、さらにその上層に回路素子が組込”よルた上層半
導体チップに上記の工程を繰返すことによ！７３層以上
の立体型半導体装置を作製することができる。

〈実施例〉 以下、図面を参照して本発明の実１施例を詳細に説明す
る。

実施例工 本発明の一実施例を第１図乃至第７図に基づいて説明す
れば、以下の通りである。

まず、第１図は、−層目となる半導体ウェハの状、態？
示し、単結晶シリコン１に通常の二次元半導体集積回路
を形成する公知の方法にて、ＭＯＳＦＥＴやバイポーラ
素子を組込み、その上を絶縁膜２で被覆し、所定パター
ンの第−層配線体３を形成し、さらにその上に絶縁膜４
、所定パターンの薄膜抵抗体５、絶縁膜６、第二層配線
体７、表面保護の絶縁膜８を形成すると共にチップ境界
部９全形成して構成している。

より具体的には、先ず単結晶シリコン１に公知のイオン
注入技術や熱拡散技術等？用いた二次元集積回路の通常
の製法にてＭＯＳ　Ｆ　ＥＴやバイポーラ素子を組込む
。絶縁膜２はＳｉＯ□やＳｉＮ等よりなり、素子を組込
む時に熱酸化等によシ、または必要に応じ低温気相成長
法や、プラズマＣＶＤ法等により形成する。配線体３は
Ａｌ。

Ｍｏ＋Ｗ、　ＷＳｉ２．Ｔ　ｉ　Ｓ　ｉ２等の導電膜よ
りなり、必要に応じ絶縁膜２にホトエッチ技術、選択エ
ツチング技術により窓開けを行った後、ウェハ全面に低
圧ＣＶＤ法電子電子ビーム蒸着法パッター法等により導
電膜を形成した後、ホトエッチ技術、選択エツチング技
術により所定パターンで作製する。

配線体３の上の絶縁膜４はＳ　ｉｏｚ、Ｓ　ｉＮ等より
なり低温気相成長法、低圧ＣＶＤ法等により形成する。

薄膜抵抗５はＮｉＣｒ、Ｃｒ５ｉＯ等よりなり、絶縁膜
４上にスパッター法、電子ヒーム蒸着法等で所定の下地
温度の下でウェハ全面に所望の膜厚で被覆後、ホトエッ
チ技術、選択エツチング技術等により所定のパターンに
形成する。

しかる後、必要に応じ所定の温度、時間にて、安定化処
理を行う。

絶、１剰漢６は抵抗体５の保護膜及び多層配線体の；會
間絶縁膜となるものであって、Ｓ　ｉｏｚ、ＳｉＮ等よ
りなり、低温気相成長法、低圧ＣＶＤ法等により形成す
る。その後、ホトエッチ、技術、選択エツチング技術等
により所定のパターンで配線体３上の絶縁膜４．６及び
抵抗体５上の絶縁膜６を除去し、窓開けを行った後、配
線体３上に作製した場合と同様にして、５ｉ０２．Ｓｉ
Ｎ等よシなる絶縁膜８′ｆ：形成する。その後パッド部
に相当する部分の配線体３及びチップ境界部９上の絶縁
膜４゜６．８をホトエッチ技術、選択エツチング技術等
により順次除去し、木実施例の一層目つエバを用意する
。

第２図は第２層目となるチップのウェハを示し、単結晶
シリコン１０に一層目つエバと同様に通常の二次元半導
体集積回路を形成するとと（、ＭＯＳＦＥＴ、バイポー
ラ素子を組込み、その上を絶縁膜１１で被覆し、その上
に所定パターンの配線体１２全形成し、さらにその上に
保護用絶縁膜１３を形成し、更にチップ境界部の溝１４
を形成し、更に溝１４の上等を被覆する。絶縁１１々１
５を形成することにより構成している。

絶縁膜１１及び１３ばＳ　ｉｏｚ　、Ｓ　ｉＮ２等より
なり、配線体１２はＡ６　、Ｍｏ、Ｗ、ＷＳ　ｉ２　。

Ｔ　ｉ　Ｓ　ｉ２等の導電体よりなシ、第１図に於ける
絶縁膜２，４，６．門己線体３．７を形成した場合と同
様にして作製する。溝１４は、ダイシング等のメカニカ
ルな加工により、またｉｌ″ｌ：ＨＦ、ＨＮＯ３系の等
方向エツチングにより所定の深さに作製したもので、深
さは０〜２００μｍ程度となしている。絶プ碌膜１５は
溝１４の側面等を覆うものであって、５ｉＯｚ、ＳｉＮ
等よりなり、絶縁膜１３等と同様にして作製する。

その後第３図に示すごとく、ワックス１６でガラス等よ
りなる保持基体１７に単結晶シリコン１０を接着し、裏
面側よりラッピング、ポリッシング等のメカニカルな手
法により、またばに％Ｈ。

Ｎ　ａ　亀Ｈ＋　フッ硝酸等のエッチャントによる化学
的な手法で溝１４により各チップが分離する所定の、１
！メさに平滑加工する。

次に保持基板１７の溝１４に相当する位置をダイシング
等により切断し、各チップに分離後良品千ノブを第４図
に示すごとく、第１層目の単結晶シリコン１の良品チッ
プ領域Ａ部の所定の位置に、エポキシ、アクリル、ポリ
イミド等により、所定の温度、圧力等の条件にて接着層
１８を形成し、接着する。このとき、単結晶シリコン１
の不良チップ領域８部には良品チップを接着する必要が
ない。その後所定の方法にてワ□ックス１６及び保持基
板１７を除去し、必要に応じ接着層１８を所定の条件で
再硬化した後、ホトエッチ技術、選択エツチング等によ
り必要に応じ絶縁膜１３．１５を所定のパターンで窓開
けを行った後、電子ビーム蒸着、抵抗加熱蒸着等により
連続的に所定の条件でＴ１Ｎｉ膜、ＣｒＣｕ膜、ＡｌＮ
ｉ膜等の多重金属膜１９をウェハ全面に形成した後、ホ
トエッチ技術を利用して所定パターンの選択Ａｕメンキ
を行い、Ａｕメツキ膜２０を形成し、この膜２０をマス
クとして不要となった多重金属層膜１９をエンチング等
により除去し、第５図に示すごとき形態にする。このと
きウェハ上に単結晶シリコン１０等による段差があるが
、薄いためホトエッチ技術、蒸着技術９選択メツキ技術
等は難なく適用し得た。

第６図は、本実施例の完成断面図、第７図は完成（既念
図を示すものであって、第６図に従って説明すれば同図
に示す２層目単結晶シリコンｌｏ上に、素子が組込４れ
たチップ状単結晶シリコンを２個き接着し、その後チッ
プ境界部９０部分をダイシングし、各チップに分離した
状態ヲ示している。一方のチップは単結晶シリコン２１
．５ｉ０２゜ＳｉＮ等よりなる絶縁膜２２．ＡＣＭｏ、
Ｗ。

ＷＳ　ｉ２．Ｔ　ｉＳ　ｉ２等の導電体よシなる１２線
体２３、ＳｉＯ２、ＳｉＮ等よりなる保護用絶縁膜２４
、チップの側面等ケ被覆するＳ　ｉ０２　、　ＳｉＮ等
よりなる絶縁膜２５で構成し、エポキシ、アクリル、ポ
リイミド等の樹脂よりなる接着層２６により接着した後
、所定位置にＴｉＮ１ｌ摸、Ｃｒ　Ｃｕ１漢等の多重金
属膜２７　、Ａ　ｕメツキ漠２８よりなるパッド又はチ
ップ上配線をなしている。

又、他方のチップは単結晶シリコン２１のチップと同様
に素子を組込んだ単結晶シリコン２９、絶縁膜３０．絶
縁膜３１．絶縁膜３２１等により４）４成し、接着ｍ３
３により接着した・後、多重金属１漠３４．Ａｕメツキ
嘆３５よりなる配線を形成した状態を示している。

この場合に於ても、１層目単結晶シリコン１に２層目の
単結晶シリコン１０を接着したときと同様にして２７會
目の単結晶シリコン１０上に順次単饋晶シリコン２１．
単結晶シリコン２９を接着して構成し得る。

かぐして本実施例に於ては、本発明所望の立体型半導体
装置を得た。

本実施例装置と作製するに際しては、第１層目の単結晶
１上の良品部に順次良品チップを接着し、多数のチップ
をウェハパッチ処理的に取扱えるため、効率的に作製し
得た。

また、本実施例に於ては、チップ接着後のチップ上の配
線の作製として、蒸着及びＡｕ電解メツキにより作製し
たが、この作製方法に限定されるものではなく、蒸着の
み、又は無電解メツキ、印刷法等の種々の方法を用い得
るとともに材料等も種々変形し得ることは明白である。

本実施例では受動素子である抵抗は第一１・Ａ目シリコ
ン上のみに形成する場合について述べたが、任意の層の
チップに抵抗等の受動素子の形成が可能であることも明
白である。

実施例■ 実施例■では、貼付ける単結晶シリコンチップ端面が垂
直形の場合について述べた。

本実施例■では貼付ける結晶としてシリコン（１００）
’に用いチップ端面が煩斜状をなし、チップ間を接続す
る電極金属膜に断線もなく、容易に作製し得る場合につ
いて述べる。

第８図は本実施例に於ける完成概略図を示し、主には第
１層目単結晶シリコン３６と、その上に接着したチップ
状の第２層目単結晶シリコン３７と、その上にｆＪ３層
目単結晶シリコン３８、単結晶シリコン３９及び電極パ
ッド４０及びそれらをつなぐチップ上記ｍ４１等より構
成している。

実施例Ｉの場合、第１図に示すごとくダイシング等によ
り凹状の溝１４を形成し、裏面平滑加工により各チップ
を分離したが、不実施例に於ては所定の金属膜等による
マスク全利用してＮａＯＨ５又はＫＯＨにより異方性エ
ツチング２行い、Ｖ字型の溝全形成した後、裏面平滑加
工により各チップの分離を行ったため、第２層目単結晶
シリコン３７及び第３層目単結晶シリコン３８．３９の
チップ側面は傾斜状になし得た。

上記工程以外は、実施例■の場合と同様にして実施例■
に於ける第８図に示すごとき立体型半導体装置を形成し
得る。

本実施例に於ては、貼付けるチップ側面が傾斜状となっ
ているため、ホトエッチ等の工程も進めやすく、かつ配
線４１の断線等もなく歩留の向上となった。

実施例■ 実施例■、■に於ては、貼付ける上部チップは下部のチ
ップよシ小さい場合について述べた。

本実施例では貼付ける上部チップと下部チップが同様の
大きさの形状の場合、又は端面が同−而ｌ／ｉ：なる場
合について述べる。

第９図は本実施例に於ける完成概略図の一部を示してお
り、素子を組込んだチップ状の第−層目単結晶シリコン
４２と、単結晶シリコン４２上のパッド部４３，４３１
と、素子を組込んだチップ状の第二層目（１００）単結
晶シリコン４４と、穴４５，４５１と、単結晶シリコン
４４上＼バツド部４６，４６１と、パッド部４６．４６
１とパッド部４３，４３１とを接続する配線体４７゜４
７１と、素子を組込んだ第三層目（１００）単結晶シリ
コン４８、穴４９と、パッド部５０と、パッド部５０と
パッド部４６とを接続する配線体５１等より構成してい
る。

実施例■の場合、第２図に示すごとくダイシング等によ
り、凹状の溝１４を形成し、裏面平滑加工によフ各チッ
プを分離し念が、本実施例の第二層目単結晶シリコン４
４の穴４５．４５１は実施例Ｉの凹状の溝１４に相当す
る溝を形成する前に、所定パターンの金属マスクによ！
７　ＫＯＨ、ＮａＯＨによる異方性エツチングによりＶ
字形状の穴４５゜４５１を形成した後、第２図の溝１４
に相当する溝を形成し、裏面より平滑加工により各チッ
プを分離する。

又第三層目単結晶シリコン４８の側面は、傾斜状形態と
なっているが、実施例■で説明したごとぐ実施例Ｉの第
２図の溝１４に相当する部分を、所定のパターンでＫＯ
Ｈ又はＮａＯＨによる異方性エツチングによりＶ字型の
溝？形成し、裏面より平滑加工により各チップを分離す
る。

この待人４９は、Ｖ字型の溝を形成する時に所定のパタ
ーンを形成しておき同時に形成する。

上記の工程以外は、実施例Ｉの工程と同様のため、順次
工程全通めることにより実施例ｍに於ける第９図ごとく
、所望の立体型半導体装＠を得ることができる。

本実施例の第９図に於ては、穴４５，４５１゜４９はい
ずれもアルカリの異方性エツチングによる傾斜形状の側
壁を形成したが、フッ硝酸等のエツチング液により垂直
壁の穴を作製しても良いことは言う１でもない。

実施例ｒ、ｎ、ｍに於て、３重のＬＳＩとなしたが、貼
付けるチップの段数、同−而に貼付けるチップの数、形
状は任意になし得る着ことは明白である。

又、上層チップと下層チップを接、読する配線を形成す
るチップの側壁は、実施例■では垂直実施例■、■では
傾斜形状をなしていたが、必要に応じ垂直及び傾斜の形
状をとりまぜて作製し得ることは明白である。

更に、実施例ｒ、ｎ、ｍでは材料としてシリコンのみを
使用する場合について述べたが、本発明はこれに限定さ
れるものではなく、ＧａＡｓ等の１１１Ｖ族半導体をも
使用することが可能であることは言うまでもない。

〈発明の効果〉 以上のように、本発明に係る立体型半導体装置は、回路
素子が形成された任意形状の半導体チップを下層半導体
チップ領域に接着し、チップ側面？介して下層半導体チ
ップ′項域の回路素子と上層半導体チップの回路素子と
を電極にて接続したｆａｔ成であるため、平面的に半導
体チップ等が基板等に配置さルたハイブリッドＩＣ等と
等価となし得る。しかも従来に比類なくチップ素子の高
密度（ヒが可能であり、高速度化が可能となる。

又ハイブリッドＩＣのごとく大きな基板及びその上の基
板配線等の必要もなく、材料費の大巾な低減になるとと
もに、チップ接層等、低温プロセスで行なうことが出来
るため、チップの素子特性ＶＣ悪影響を及ぼすこともな
く、又その作製に際しては動力光熱費の削減が可能であ
る。

又ワイヤポンド等のメカニカルによる接続ポイントが減
るため、良好な信頼性を得ることができる。さらに同一
チップ上に複数のチップの搭載ができるため、設計が簡
単になり、かつチップ素子■島密度化？さらに促進し得
る。

又この立体型半導体装置は、その作製に限して、−ｉ目
チップを有するウェハ上の良品チップ部に、２層目以後
のチップを順次貼付は作製し得るため、多数のチップを
一度にウェハバッチ処理的に処理することができ、労務
費を少なくし得る。

【図面の簡単な説明】

第１図乃至第５図は、それぞれ本発明の一実施例装置の
作製過程を示す縦断面部分正面図、宕６図は不発明の一
実施例装置の縦断面部分正面図、第７図は本発明の一実
施例装置の完成概念を示す図、第８図は本発明の他の実
施例装置の完成概念を示す図、第９図は本発明の更に他
の実施例装置の完成概念図の一部分を示す図、第１０図
及び第１１図は本発明を説明するための図、第１２図は
従来装置の構成例を示す図である。 １．１０．２１．２９・・・単結晶シリコン、１８．２
６．３３・・・接着層、　５・・・薄膜抵抗体、２．４
．６．８．１１．１３，１５．２２，２４゜２５．３０
，３１．３２・・・絶縁膜、　３．７゜１２．２３・・
・配線体、　１９，２７．３４・・・多重金属膜。

Claims (1)

1. 【特許請求の範囲】 １、回路素子の形成された下層半導体チップと、該下層
   半導体チップ上に接着層を介して設けられた回路素子の
   形成された上層半導体チップと、 上記上層半導体チップの電極と下層半導体チップの電極
   とを上記上層半導体チップの側面を介して接続する導体
   層と を備えてなることを特徴とする立体型半導体装置。