JPH01144817A - 相補型半導体集積回路 - Google Patents
相補型半導体集積回路Info
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- JPH01144817A JPH01144817A JP30491187A JP30491187A JPH01144817A JP H01144817 A JPH01144817 A JP H01144817A JP 30491187 A JP30491187 A JP 30491187A JP 30491187 A JP30491187 A JP 30491187A JP H01144817 A JPH01144817 A JP H01144817A
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- 230000000295 complement effect Effects 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 33
- 230000005540 biological transmission Effects 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 18
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は、相補型半導体集積回路に関し、特に相補型
トランスミッションゲートのＰチャンネルＭＯＳ・ＦＥ
ＴとＮチャンネル間Ｏ３−ＦＥＴのオン／オフタイミン
グを一致させたものに関する。
トランスミッションゲートのＰチャンネルＭＯＳ・ＦＥ
ＴとＮチャンネル間Ｏ３−ＦＥＴのオン／オフタイミン
グを一致させたものに関する。
（ｂ）従来の技術
第４図（Ａ）は従来の相補型半導体集積回路を示す回路
図、（Ｂ）は各部の信号と動作タイミングを示す図であ
る。同図（Ａ）において１はＰチャンネルＭＯＳ・ＦＥ
Ｔ、２はＮチャンネル間Ｏ３−ＦＥＴであり、ソース・
ドレインをそれぞれ片側どうし接続して、一方を入力端
子４に接続し、他方を出力端子５に接続して相補型［ラ
ンスミッションゲート３を構成している。１１はこのト
ランスミッションゲート３の各ゲートに互いに逆極性の
ゲート信号を与えるためのＣＭＯＳ型インパークである
。９は１１と３からなる相補型半導体集積回路に対して
制御信号を供給するインバータであり、制御信号が“Ｈ
゛′のときインバータ１１の出力すなわちＰチャンネル
ＭＯＳ・ＦＥＴＩのゲートは“Ｌ”となりＰチャンネル
ＭＯＳ・’ＦＥＴＩがオンする。一方ＮチャンネルＭＯ
５−ＦＥ’Ｔ”２のゲートには制御信号が直接入力され
て“′■（“となりオンする。制御信号が“Ｌ“°のと
き逆にＭＯＳ−ＦＥＴＩ、２共にオフする。このように
トランスミッションゲート３の入力端子４に印加された
前段の回路からの信号が制御信号によって出力端子５に
接続されている次段の回路へ選択的に出力される。
図、（Ｂ）は各部の信号と動作タイミングを示す図であ
る。同図（Ａ）において１はＰチャンネルＭＯＳ・ＦＥ
Ｔ、２はＮチャンネル間Ｏ３−ＦＥＴであり、ソース・
ドレインをそれぞれ片側どうし接続して、一方を入力端
子４に接続し、他方を出力端子５に接続して相補型［ラ
ンスミッションゲート３を構成している。１１はこのト
ランスミッションゲート３の各ゲートに互いに逆極性の
ゲート信号を与えるためのＣＭＯＳ型インパークである
。９は１１と３からなる相補型半導体集積回路に対して
制御信号を供給するインバータであり、制御信号が“Ｈ
゛′のときインバータ１１の出力すなわちＰチャンネル
ＭＯＳ・ＦＥＴＩのゲートは“Ｌ”となりＰチャンネル
ＭＯＳ・’ＦＥＴＩがオンする。一方ＮチャンネルＭＯ
５−ＦＥ’Ｔ”２のゲートには制御信号が直接入力され
て“′■（“となりオンする。制御信号が“Ｌ“°のと
き逆にＭＯＳ−ＦＥＴＩ、２共にオフする。このように
トランスミッションゲート３の入力端子４に印加された
前段の回路からの信号が制御信号によって出力端子５に
接続されている次段の回路へ選択的に出力される。
（Ｃ１発明が解決しようとする問題点
ところで第６図は第４図（Ａ）に示したインバータ１１
の構成を示している。ここで１２はＰチャンネルＭＯＳ
・ＦＥＴ、１３はＮチャンネル間Ｏ３−ＦＥＴでありＣ
ＭＯＳ構成をなしている。
の構成を示している。ここで１２はＰチャンネルＭＯＳ
・ＦＥＴ、１３はＮチャンネル間Ｏ３−ＦＥＴでありＣ
ＭＯＳ構成をなしている。
図に示すようにゲート・チャンネル間、ゲート・ドレイ
ン間、ゲート・ソース間、およびドレイン・ソース間に
それぞれ固有のキャパシタンスおよび寄生キャパシタン
スが存在する。またチャンネル抵抗、ゲート抵抗、ソー
スおよびドレイン直列抵抗などの抵抗成分が存在する。
ン間、ゲート・ソース間、およびドレイン・ソース間に
それぞれ固有のキャパシタンスおよび寄生キャパシタン
スが存在する。またチャンネル抵抗、ゲート抵抗、ソー
スおよびドレイン直列抵抗などの抵抗成分が存在する。
このように駆動されるインバータのキャパシタンスと抵
抗成分の存在によってインバータの立ち上がりおよび立
ち下がりの時間遅れが生じる。
抗成分の存在によってインバータの立ち上がりおよび立
ち下がりの時間遅れが生じる。
第４図（Ｂ）において（１）は制御信号、（２）はＭＯ
Ｓ−ＦＥＴＩのオンタイミング、（３）はＭＯＳ−ＦＥ
Ｔ２のオンタイミング、さらに（４）はトランスミッシ
ョンゲート３としてのオンタイミングをそれぞれ示して
いる。ここでインパーク１１の立ち上がりの遅延時間は
ｔｌ、立ち下がりの遅延時間はＣ２である。図示のとお
りＭＯＳ−ＦＥＴＩはインバータ１１の遅延時間に応じ
てそのオンタイミングが遅延し、制御信号に対するトラ
ンスミッションゲート３の動作タイミングがずれること
となる。
Ｓ−ＦＥＴＩのオンタイミング、（３）はＭＯＳ−ＦＥ
Ｔ２のオンタイミング、さらに（４）はトランスミッシ
ョンゲート３としてのオンタイミングをそれぞれ示して
いる。ここでインパーク１１の立ち上がりの遅延時間は
ｔｌ、立ち下がりの遅延時間はＣ２である。図示のとお
りＭＯＳ−ＦＥＴＩはインバータ１１の遅延時間に応じ
てそのオンタイミングが遅延し、制御信号に対するトラ
ンスミッションゲート３の動作タイミングがずれること
となる。
上記インバータによる信号の遅延は複数のトランスミッ
ションゲートを用いたマルチプレクサなどにおいて特に
重大な悪影響を及ぼす。第５図はその一例を示す図であ
り、（Ａ）は回路図、（Ｂ）はその各部の信号および動
作状態を示す図である。第５図（Ａ）において３ａ、３
ｂは第４図（Ａ）に示した３と同様のトランスミッショ
ンゲートであり、４はそれらの入力端子、５，６は各ト
ランスミッションゲートの出力端子である。１０はＣＭ
ＯＳ型インバータであり、ゲート入力端子９から入力さ
れる制御信号を反転する。第５図（Ｂ）において（１）
は制ｉｌｌ信号、（２）はトランスミッションゲート３
ａのＰチャンネルＭＯＳ・ＦＥＴのオンタイミング、（
３）はトランスミッションゲート３ａのＮチャンネルＭ
Ｏ５−ＦＥＴのオンタイミング、（４）はトランスミッ
ションゲート３ａとしてのオンタイミングを示している
。また、（５）はトランスミッションゲート３ｂのＰチ
ャンネルＭＯ３・ＦＥＴのオンタイミング、（６）は同
トランスミッションゲート３ｂのＮチャンネル間Ｏ３−
ＦＥＴのオンタイミング、（７）はトランスミッション
ゲー）３ｂとしてのオンタイミングをそれぞれ示してい
る。ここでｔｌはインバータ１０の立ら上がり遅延時間
、Ｃ２は立ち下がり遅延時間である。図から明らかなよ
うに、このＬｌとＣ２の時間においてトランスミッショ
ンゲート３ａと３ｂの両方がオン状態となる（ハンチン
グ部分）そのため入力端子４から入力された信号が出力
端子５．６の何れにも発生されて誤動作の原因となるお
それがあった。
ションゲートを用いたマルチプレクサなどにおいて特に
重大な悪影響を及ぼす。第５図はその一例を示す図であ
り、（Ａ）は回路図、（Ｂ）はその各部の信号および動
作状態を示す図である。第５図（Ａ）において３ａ、３
ｂは第４図（Ａ）に示した３と同様のトランスミッショ
ンゲートであり、４はそれらの入力端子、５，６は各ト
ランスミッションゲートの出力端子である。１０はＣＭ
ＯＳ型インバータであり、ゲート入力端子９から入力さ
れる制御信号を反転する。第５図（Ｂ）において（１）
は制ｉｌｌ信号、（２）はトランスミッションゲート３
ａのＰチャンネルＭＯＳ・ＦＥＴのオンタイミング、（
３）はトランスミッションゲート３ａのＮチャンネルＭ
Ｏ５−ＦＥＴのオンタイミング、（４）はトランスミッ
ションゲート３ａとしてのオンタイミングを示している
。また、（５）はトランスミッションゲート３ｂのＰチ
ャンネルＭＯ３・ＦＥＴのオンタイミング、（６）は同
トランスミッションゲート３ｂのＮチャンネル間Ｏ３−
ＦＥＴのオンタイミング、（７）はトランスミッション
ゲー）３ｂとしてのオンタイミングをそれぞれ示してい
る。ここでｔｌはインバータ１０の立ら上がり遅延時間
、Ｃ２は立ち下がり遅延時間である。図から明らかなよ
うに、このＬｌとＣ２の時間においてトランスミッショ
ンゲート３ａと３ｂの両方がオン状態となる（ハンチン
グ部分）そのため入力端子４から入力された信号が出力
端子５．６の何れにも発生されて誤動作の原因となるお
それがあった。
この発明の目的はトランスミッションゲートを構成する
ＰチャンネルＭＯＳ・ＦＥＴとＮチャンネル間Ｏ３−Ｆ
ＥＴの両ゲートに印加されるゲート信号にずれが生じな
いようにした相補型半導体集積回路を提供することにあ
る。
ＰチャンネルＭＯＳ・ＦＥＴとＮチャンネル間Ｏ３−Ｆ
ＥＴの両ゲートに印加されるゲート信号にずれが生じな
いようにした相補型半導体集積回路を提供することにあ
る。
（ｄ１問題点を解決するための手段
この発明の相補型半導体集積回路は、ＰチャンネルＭＯ
５−ＦＥＴとＮチャンネルＭＯ５−ＦＥＴのソース・ド
レインをそれぞれ片側どうし接続し、一方を入力端子に
接続し、他方を出力端子に接続し、各ゲートに互いに逆
極性のゲート信号が入力される相補型トランスミッショ
ンゲートと、０ＭＯ３型インバータを１または奇数個直
列接続して制御信号の極性と逆極性のゲート信号を発生
する第１のゲート信号発生回路と、 ０ＭＯ３型インバータを偶数個直列接続して制御信号と
同極性のゲート信号を発生する第２のゲート信号発生回
路を備えるとともに、 面記第１のゲート信号発生回路の０ＭＯ３型インバータ
として７、制御信号の入力からゲート信号の発生までの
信号遅延時間が第２のゲート信号発生回路の信号遅延時
間と等しくなるものを使用することを特徴としている。
５−ＦＥＴとＮチャンネルＭＯ５−ＦＥＴのソース・ド
レインをそれぞれ片側どうし接続し、一方を入力端子に
接続し、他方を出力端子に接続し、各ゲートに互いに逆
極性のゲート信号が入力される相補型トランスミッショ
ンゲートと、０ＭＯ３型インバータを１または奇数個直
列接続して制御信号の極性と逆極性のゲート信号を発生
する第１のゲート信号発生回路と、 ０ＭＯ３型インバータを偶数個直列接続して制御信号と
同極性のゲート信号を発生する第２のゲート信号発生回
路を備えるとともに、 面記第１のゲート信号発生回路の０ＭＯ３型インバータ
として７、制御信号の入力からゲート信号の発生までの
信号遅延時間が第２のゲート信号発生回路の信号遅延時
間と等しくなるものを使用することを特徴としている。
（ｅ）作用
この発明の相補型トランスミッションゲートにおいては
、ＰチャンネルＭＯＳ・ＦＥＴとＮチャンネルＭＯＳ−
ＦＥＴの相補接続によるトランスミッションゲートに対
して印加すべきゲート信号を発生する回路として、第１
のゲート信号発生回路は０ＭＯ３型インバータを１また
は奇数個直列接続して制御信号の極性と逆極性のゲート
信号を発生し、第２のゲート信号発生回路は０ＭＯ３型
インバータを偶数個直列接続して制御信号と同極性のゲ
ート信号を発生する。さらに第１のゲート信号発生回路
には制御信号の入力からゲート信号の発生までの信号遅
延時間が第２のゲート信号発生回路の信号遅延時間と等
しくなる０ＭＯ３型インバータが使用されるため、第１
のゲート信号発生回路と第２のゲート信号発生回路によ
る信号遅延時間が一致する。このためＰチャンネルＭＯ
３・ＦＥＴとＮチャンネルＭＯＳ−ＦＥＴのゲートに印
加されるゲート信号がずれることなく同時にオン／オン
する。
、ＰチャンネルＭＯＳ・ＦＥＴとＮチャンネルＭＯＳ−
ＦＥＴの相補接続によるトランスミッションゲートに対
して印加すべきゲート信号を発生する回路として、第１
のゲート信号発生回路は０ＭＯ３型インバータを１また
は奇数個直列接続して制御信号の極性と逆極性のゲート
信号を発生し、第２のゲート信号発生回路は０ＭＯ３型
インバータを偶数個直列接続して制御信号と同極性のゲ
ート信号を発生する。さらに第１のゲート信号発生回路
には制御信号の入力からゲート信号の発生までの信号遅
延時間が第２のゲート信号発生回路の信号遅延時間と等
しくなる０ＭＯ３型インバータが使用されるため、第１
のゲート信号発生回路と第２のゲート信号発生回路によ
る信号遅延時間が一致する。このためＰチャンネルＭＯ
３・ＦＥＴとＮチャンネルＭＯＳ−ＦＥＴのゲートに印
加されるゲート信号がずれることなく同時にオン／オン
する。
（ｆ）実施例
第１図（Ａ）はこの発明の実施例である相補型半導体集
積回路の回路図、第１図（Ｂ）は（Ａ）に示した回路各
部の信号および動作状態を示す図である。第１図（Ａ）
において１はＰチャンネルＭＯＳ・ＦＥＴ、２はＮチャ
ンネルＭＯＳ−ＦＥＴであり、ソース・ドレインをそれ
ぞれ片側どうし接続し、一方を入力端子４に接続し他方
を出力端子５に接続して相補型トランスミッションゲー
ト３を構成している。８ａ、８ｂ、８ｃは第１のゲート
信号発生回路を構成するインバータであり、前段から供
給された制御信号の極性を反転し、ＭＯＳ −ＦＥＴ２
のゲート信号を発生する。７ａ、７ｂは第２のゲート信
号発生回路を構成する０ＭＯ３型インバータであり、Ｍ
ＯＳ −ＦＥＴ３の相補型半導体集積回路に対して制御
信号を供給するインバータである。
積回路の回路図、第１図（Ｂ）は（Ａ）に示した回路各
部の信号および動作状態を示す図である。第１図（Ａ）
において１はＰチャンネルＭＯＳ・ＦＥＴ、２はＮチャ
ンネルＭＯＳ−ＦＥＴであり、ソース・ドレインをそれ
ぞれ片側どうし接続し、一方を入力端子４に接続し他方
を出力端子５に接続して相補型トランスミッションゲー
ト３を構成している。８ａ、８ｂ、８ｃは第１のゲート
信号発生回路を構成するインバータであり、前段から供
給された制御信号の極性を反転し、ＭＯＳ −ＦＥＴ２
のゲート信号を発生する。７ａ、７ｂは第２のゲート信
号発生回路を構成する０ＭＯ３型インバータであり、Ｍ
ＯＳ −ＦＥＴ３の相補型半導体集積回路に対して制御
信号を供給するインバータである。
ここで第１のゲート信号発生回路を構成するインパーク
３ａ、３ｂ、］ｃの信号遅延時間は第２のゲート信号発
生回路の信号遅延時間すなわちインバータ７ａ、７ｂの
累積信号遅延時間と等しくなるようにＣＭＯＳインバー
タが設計されている信号遅延時間を設定する方法として
、駆動される側の０ＭＯ３型インバータを構成するＰチ
ャンネルＭＯ５−ＦＥＴとＮチャンネルＭＯＳ−ＦＥＴ
のトランジスタサイズと、この０ＭＯ３型インバータを
駆動する側のインバータの電流駆動能力すなわち両ＭＯ
Ｓ・１”ＥＴのトランジスタサイズとゲート幅Ｗ／ゲー
ト長（キャリアの移動長さ）ｌ比とによって設定するこ
とができる。第７図はトランジスタサイズと信号遅延時
間との関係を示す図である。図は駆動さ゛れる側のイン
バータを構成するＭＯＳ −ＦＥＴのトランジスタサイ
ズを１としたときの信号遅延時間を１とし、駆動する側
のインバータを変えずに上記Ｍ ＯＳ−Ｆ’ Ｅ Ｔの
トランジスタサイズを大きくした場合について示してい
る。図示のとおり、トランジスタサイズが４〜５のとき
信号遅延時間が２倍となる。したがってたとえば第１図
（Ａ）に示したインバータ７ａ、８ａ、８ｂ、８ｃのＭ
ＯＳ−ＦＥＴのＷ／ｌ比を等しくし、かつトランジスタ
サイズを１とし、インバータ７ｂのトランジスタサイズ
を４〜５に設定することによって第１・第２のゲート信
号発生回路のイ３号遅延時間を一致させることができる
。すなわち、インバータ８ａ−８ｂ間の信号遅延時間を
１とすれば、８ｂ−８ｃ間の信号遅延時間も１であり、
第１のゲート信号発生回路による累積信号遅延時間は２
となる。一方インバータ７ａ−７ｂ間の信号遅延時間は
２であり、第１・第２のゲート信号発生回路の信号遅延
時間が一致する第１図（Ｂ）においてａ ％ Ｃは第１
図（Ａ）におけるａ ”−ｃ点の信号を示し、ｄは第１
図（Ａ）のトランスミッションゲート３の状態を示して
いる。第１図（Ｂ）においてｔｌとｔ２はインバータ３
ａ、３ｂ、３ｃによる信号の立ち上がり遅延時間と立ち
下がり遅延時間を示し、ｔ３とｔ４はインバータ７ａ、
７ｂによる信号の立ち上がり遅延時間と立ち下がり遅延
時間を示している。ここでｔ１＝ｔ３、ｔ２＝ｔ４の関
係にあるため図示のとおり両ＭＯＳ・ＦＥＴのゲート信
号のタイミングが一致し、ＭＯＳ−ＦＥＴＩ、２が同時
にオン／オフする。
３ａ、３ｂ、］ｃの信号遅延時間は第２のゲート信号発
生回路の信号遅延時間すなわちインバータ７ａ、７ｂの
累積信号遅延時間と等しくなるようにＣＭＯＳインバー
タが設計されている信号遅延時間を設定する方法として
、駆動される側の０ＭＯ３型インバータを構成するＰチ
ャンネルＭＯ５−ＦＥＴとＮチャンネルＭＯＳ−ＦＥＴ
のトランジスタサイズと、この０ＭＯ３型インバータを
駆動する側のインバータの電流駆動能力すなわち両ＭＯ
Ｓ・１”ＥＴのトランジスタサイズとゲート幅Ｗ／ゲー
ト長（キャリアの移動長さ）ｌ比とによって設定するこ
とができる。第７図はトランジスタサイズと信号遅延時
間との関係を示す図である。図は駆動さ゛れる側のイン
バータを構成するＭＯＳ −ＦＥＴのトランジスタサイ
ズを１としたときの信号遅延時間を１とし、駆動する側
のインバータを変えずに上記Ｍ ＯＳ−Ｆ’ Ｅ Ｔの
トランジスタサイズを大きくした場合について示してい
る。図示のとおり、トランジスタサイズが４〜５のとき
信号遅延時間が２倍となる。したがってたとえば第１図
（Ａ）に示したインバータ７ａ、８ａ、８ｂ、８ｃのＭ
ＯＳ−ＦＥＴのＷ／ｌ比を等しくし、かつトランジスタ
サイズを１とし、インバータ７ｂのトランジスタサイズ
を４〜５に設定することによって第１・第２のゲート信
号発生回路のイ３号遅延時間を一致させることができる
。すなわち、インバータ８ａ−８ｂ間の信号遅延時間を
１とすれば、８ｂ−８ｃ間の信号遅延時間も１であり、
第１のゲート信号発生回路による累積信号遅延時間は２
となる。一方インバータ７ａ−７ｂ間の信号遅延時間は
２であり、第１・第２のゲート信号発生回路の信号遅延
時間が一致する第１図（Ｂ）においてａ ％ Ｃは第１
図（Ａ）におけるａ ”−ｃ点の信号を示し、ｄは第１
図（Ａ）のトランスミッションゲート３の状態を示して
いる。第１図（Ｂ）においてｔｌとｔ２はインバータ３
ａ、３ｂ、３ｃによる信号の立ち上がり遅延時間と立ち
下がり遅延時間を示し、ｔ３とｔ４はインバータ７ａ、
７ｂによる信号の立ち上がり遅延時間と立ち下がり遅延
時間を示している。ここでｔ１＝ｔ３、ｔ２＝ｔ４の関
係にあるため図示のとおり両ＭＯＳ・ＦＥＴのゲート信
号のタイミングが一致し、ＭＯＳ−ＦＥＴＩ、２が同時
にオン／オフする。
第２図はマルチプレクサに応用したこの発明の他の実施
例を示す回路図である。図において３ａと３ｂは相補型
トランスミッションゲートであり、入力端子４から人力
された信号を出力端子５゜６のいずれか一方に選択的に
出力する。８ａ、８ｂ、３ｃは第１のゲート信号発生回
路を構成するＣＭＯＳ型インバータ、７ａ、７ｂは第２
のゲート信号発生回路を構成するそれぞれＣＭＯＳ型イ
ンバータである。ここでインバータ３ａ、３ｂ。
例を示す回路図である。図において３ａと３ｂは相補型
トランスミッションゲートであり、入力端子４から人力
された信号を出力端子５゜６のいずれか一方に選択的に
出力する。８ａ、８ｂ、３ｃは第１のゲート信号発生回
路を構成するＣＭＯＳ型インバータ、７ａ、７ｂは第２
のゲート信号発生回路を構成するそれぞれＣＭＯＳ型イ
ンバータである。ここでインバータ３ａ、３ｂ。
８Ｃ及び７ａのインバータを構成するＭＯＳ−ＦＥ Ｔ
のトランジスタサイズを１とすれば、インバータ７ｂを
構成するＭＯＳ −ＦＥＴのトランジスタサイズは４〜
５である。したがって第１第２のいずれのゲート信号発
生回路もその信号遅延時間が等しい。
のトランジスタサイズを１とすれば、インバータ７ｂを
構成するＭＯＳ −ＦＥＴのトランジスタサイズは４〜
５である。したがって第１第２のいずれのゲート信号発
生回路もその信号遅延時間が等しい。
なお、実施例では第１のゲート信号発生回路と第２のゲ
ート信号発生回路のそれぞれ入力段のインバータの特性
を等しくしたことにより、制御信号を供給する前段の駆
動回路（インパーク９）の電流駆動能力が低い場合でも
第１第２のゲート信号発生回路の入力段のインバータを
均等に駆動することができる。もし制御信号を供給する
前段の駆動回路に十分な電流駆動能力があれば、この駆
動回路と第１・第２のゲート信号発生回路との間で信号
遅延時間を設けることができる。たとえば第３図に示す
例ではインバータ９の電流駆動能力を十分大きくし、イ
ンバータ８のトランジスタサイズを４〜５、インバータ
７ａ、７ｂのトランジスタサイズを共に１とする。ここ
で９−７ａ間での信号遅延時間を１とすれば７ａ−７ｂ
間での信号遅延時間が１．９−８間での信号遅延時間が
２となって、両ゲート信号発生回路の信号遅延時間を等
しくすることができる。
ート信号発生回路のそれぞれ入力段のインバータの特性
を等しくしたことにより、制御信号を供給する前段の駆
動回路（インパーク９）の電流駆動能力が低い場合でも
第１第２のゲート信号発生回路の入力段のインバータを
均等に駆動することができる。もし制御信号を供給する
前段の駆動回路に十分な電流駆動能力があれば、この駆
動回路と第１・第２のゲート信号発生回路との間で信号
遅延時間を設けることができる。たとえば第３図に示す
例ではインバータ９の電流駆動能力を十分大きくし、イ
ンバータ８のトランジスタサイズを４〜５、インバータ
７ａ、７ｂのトランジスタサイズを共に１とする。ここ
で９−７ａ間での信号遅延時間を１とすれば７ａ−７ｂ
間での信号遅延時間が１．９−８間での信号遅延時間が
２となって、両ゲート信号発生回路の信号遅延時間を等
しくすることができる。
（ｇ）発明の効果
以上のようにこの発明によれば、相補型トランスミッシ
ョンゲートを構成するＰチャンネルＭＯＳ・ＦＥＴとＮ
チャンネルＭＯＳ・ＦＩＥＴのゲートに印加されるゲー
ト信号のタイミングが一致するため両ＭＯＳ・ＦＥＴが
同時にオン／オフする。このため複数の相補型トランス
ミッションゲートを用いるマルチプレクサなどにおいて
も各ゲートが正規のタイミングでオン／オフされ、誤動
作が生じない。
ョンゲートを構成するＰチャンネルＭＯＳ・ＦＥＴとＮ
チャンネルＭＯＳ・ＦＩＥＴのゲートに印加されるゲー
ト信号のタイミングが一致するため両ＭＯＳ・ＦＥＴが
同時にオン／オフする。このため複数の相補型トランス
ミッションゲートを用いるマルチプレクサなどにおいて
も各ゲートが正規のタイミングでオン／オフされ、誤動
作が生じない。
第１図はこの発明の実施例である相補型半導体集積回路
を示し、（Ａ）は回路図、（Ｂ）は各部の状態を表す図
である。第２図と第３図はこの発明の他の実施例に係る
相補型トランスミッションゲートの回路図、である。第
４図（Ａ）、（Ｂ）は従来の相補型半導体集積回路の回
路図と各部の状態を表す図、第５図（Ａ）、（Ｂ）は従
来の相補型半導体集積回路の他の例を示す回路図と各部
の状態を表す図である。第６図はＣＭＯ５型Ｏ５バータ
の構成を示す回路図、第７図はＣＭＯ５型Ｏ５バータを
構成するＭ、０３−ＦＥＴのトランジスタサイズと信号
遅延時間との関係を表す図である。 １−ＰチャンネルＭＯＳ・ＦＥＴ。 ２−ＮチャンネルＭＯＳ・ＦＥＴ。 ３−相補型トランスミッションゲート、４−入力端子、 ５−出力端子、 ７，８−インバータ、 （８ａ、８ｂ、８ｃ − 第１のゲート信号発生回路）、 （７ａ、７ｂ−第２のゲート信号発生回路）。
を示し、（Ａ）は回路図、（Ｂ）は各部の状態を表す図
である。第２図と第３図はこの発明の他の実施例に係る
相補型トランスミッションゲートの回路図、である。第
４図（Ａ）、（Ｂ）は従来の相補型半導体集積回路の回
路図と各部の状態を表す図、第５図（Ａ）、（Ｂ）は従
来の相補型半導体集積回路の他の例を示す回路図と各部
の状態を表す図である。第６図はＣＭＯ５型Ｏ５バータ
の構成を示す回路図、第７図はＣＭＯ５型Ｏ５バータを
構成するＭ、０３−ＦＥＴのトランジスタサイズと信号
遅延時間との関係を表す図である。 １−ＰチャンネルＭＯＳ・ＦＥＴ。 ２−ＮチャンネルＭＯＳ・ＦＥＴ。 ３−相補型トランスミッションゲート、４−入力端子、 ５−出力端子、 ７，８−インバータ、 （８ａ、８ｂ、８ｃ − 第１のゲート信号発生回路）、 （７ａ、７ｂ−第２のゲート信号発生回路）。
Claims (1)
- （１）ＰチャンネルＭＯＳ・ＦＥＴとＮチャンネルＭＯ
Ｓ・ＦＥＴのソース・ドレインをそれぞれ片側どうし接
続し、一方を入力端子に接続し、他方を出力端子に接続
し、各ゲートに互いに逆極性のゲート信号が入力される
相補型トランスミッションゲートと、 ＣＭＯＳ型インバータを１または奇数個直列接続して制
御信号の極性と逆極性のゲート信号を発生する第１のゲ
ート信号発生回路と、 ＣＭＯＳ型インバータを偶数個直列接続して制御信号と
同極性のゲート信号を発生する第２のゲート信号発生回
路を備えるとともに、 前記第１のゲート信号発生回路のＣＭＯＳ型インバータ
として、制御信号の入力からゲート信号の発生までの信
号遅延時間が第２のゲート信号発生回路の信号遅延時間
と等しくなるものを使用することを特徴とする相補型半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491187A JPH01144817A (ja) | 1987-12-01 | 1987-12-01 | 相補型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491187A JPH01144817A (ja) | 1987-12-01 | 1987-12-01 | 相補型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144817A true JPH01144817A (ja) | 1989-06-07 |
Family
ID=17938786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30491187A Pending JPH01144817A (ja) | 1987-12-01 | 1987-12-01 | 相補型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509335A (ja) * | 2012-01-18 | 2015-03-26 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 標準マイクロコントローラに統合された周辺装置としてのアナログ信号適合可能ｃｍｏｓ |
-
1987
- 1987-12-01 JP JP30491187A patent/JPH01144817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509335A (ja) * | 2012-01-18 | 2015-03-26 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 標準マイクロコントローラに統合された周辺装置としてのアナログ信号適合可能ｃｍｏｓ |
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