JPH0212055B2 - - Google Patents
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- Publication number
- JPH0212055B2 JPH0212055B2 JP56177413A JP17741381A JPH0212055B2 JP H0212055 B2 JPH0212055 B2 JP H0212055B2 JP 56177413 A JP56177413 A JP 56177413A JP 17741381 A JP17741381 A JP 17741381A JP H0212055 B2 JPH0212055 B2 JP H0212055B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- transmission gate
- unit latch
- input
- racing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
この発明は相補形MOS構造（CMOS）で構成
した単位ラツチ回路を２段縦続接続してなるマス
タ・スレーブ形のラツチ回路に関するものであ
る。
した単位ラツチ回路を２段縦続接続してなるマス
タ・スレーブ形のラツチ回路に関するものであ
る。
CMOSインバータを２個直列に接続し、入力
側には入力信号源との間に、トランスミツシヨン
ゲートを接続して、２番目のインバータの出力と
１番目のインバータ入力とを別のトランスミツシ
ヨンゲートで結んで構成した単位ラツチ回路を用
い、このような単位ラツチ回路を２段縦続接続し
たものは、マスタ・スレーブ形のラツチ回路とし
て半導体集積回路に多く用いられている。
側には入力信号源との間に、トランスミツシヨン
ゲートを接続して、２番目のインバータの出力と
１番目のインバータ入力とを別のトランスミツシ
ヨンゲートで結んで構成した単位ラツチ回路を用
い、このような単位ラツチ回路を２段縦続接続し
たものは、マスタ・スレーブ形のラツチ回路とし
て半導体集積回路に多く用いられている。
この種のラツチ回路は、逆相関係にある２相ク
ロツクによりデータ入力、データ保持を繰り返し
多段に直列接続した時には、カウンタとして使わ
れている。
ロツクによりデータ入力、データ保持を繰り返し
多段に直列接続した時には、カウンタとして使わ
れている。
第１図はCMOSで構成された単位ラツチ回路
を示す回路図で、１および２はCMOSインバー
タ、３はｐチヤネルMOSトランジスタ（以下ｐ
−MOSTという）Qp1とｎチヤネルMOSトラン
ジスタ（以下ｎ−MOSTという）Qo1とから成る
入力側のトランスミツシヨンゲートであり、４は
ｐ−MOSTQp2とｎ−MOSTQo2とから成る帰還
側のトランスミツシヨンゲートである。第２図は
クロツクV1，V2の波形図であり、クロツクV2は
クロツクV1の反転出力である。
を示す回路図で、１および２はCMOSインバー
タ、３はｐチヤネルMOSトランジスタ（以下ｐ
−MOSTという）Qp1とｎチヤネルMOSトラン
ジスタ（以下ｎ−MOSTという）Qo1とから成る
入力側のトランスミツシヨンゲートであり、４は
ｐ−MOSTQp2とｎ−MOSTQo2とから成る帰還
側のトランスミツシヨンゲートである。第２図は
クロツクV1，V2の波形図であり、クロツクV2は
クロツクV1の反転出力である。
第３図はこのような単位ラツチ回路を２段縦続
接続したマスタ・スレーブ形ラツチ回路を示す回
路図で、１段目の単位ラツチ回路L1は、インバ
ータ１１および１２、ｐ−MOSTQp11およびｎ
−MOSTQo11からなる入力側トランスミツシヨ
ンゲート１３、並びにｐ−MOSTQp12およびｎ
−MOSTQo12からなる帰還側トランスミツシヨ
ンゲート１４で構成されている。２段目の単位ラ
ツチ回路L2はインバータ２１および２２、ｐ−
MOSTQp21およびｎ−MOSTQo21からなる入力
側トランスミツシヨンゲート２３並びにｐ−
MOSTQp22およびｎ−MOSTQo22からなる帰還
側トランスミツシヨンゲート２４からなり、ｎ−
MOSTQo11，Qo22およびｐ−MOSTQp12，Qp21の
ゲートにはクロツクv1が供給され、ｎ−
MOSTQo12，Qo21およびｐ−MOSTQp11，Qp22の
ゲートにはクロツクv2が供給される。１段目の単
位ラツチ回路L1の入力電圧をVA、インバータ１
１の入力電圧をVB、インバータ１１の出力電圧
をVC、単位ラツチ回路L1の出力電圧をVDとする。
２段目の単位ラツチ回路L2の入力へは電圧VCが
供給される。インバータ２１の入力電圧をVE、
単位ラツチ回路L2の出力電圧をVFとする。
接続したマスタ・スレーブ形ラツチ回路を示す回
路図で、１段目の単位ラツチ回路L1は、インバ
ータ１１および１２、ｐ−MOSTQp11およびｎ
−MOSTQo11からなる入力側トランスミツシヨ
ンゲート１３、並びにｐ−MOSTQp12およびｎ
−MOSTQo12からなる帰還側トランスミツシヨ
ンゲート１４で構成されている。２段目の単位ラ
ツチ回路L2はインバータ２１および２２、ｐ−
MOSTQp21およびｎ−MOSTQo21からなる入力
側トランスミツシヨンゲート２３並びにｐ−
MOSTQp22およびｎ−MOSTQo22からなる帰還
側トランスミツシヨンゲート２４からなり、ｎ−
MOSTQo11，Qo22およびｐ−MOSTQp12，Qp21の
ゲートにはクロツクv1が供給され、ｎ−
MOSTQo12，Qo21およびｐ−MOSTQp11，Qp22の
ゲートにはクロツクv2が供給される。１段目の単
位ラツチ回路L1の入力電圧をVA、インバータ１
１の入力電圧をVB、インバータ１１の出力電圧
をVC、単位ラツチ回路L1の出力電圧をVDとする。
２段目の単位ラツチ回路L2の入力へは電圧VCが
供給される。インバータ２１の入力電圧をVE、
単位ラツチ回路L2の出力電圧をVFとする。
上記構成において、データ入力、データ保持を
制御する２相のクロツクV1とV2とが完全に逆相
関係にあれば、１段目の単位ラツチ回路L1の入
力側トランスミツシヨンゲート１３をONにした
時、２段目の単位ラツチ回路L2の入力側トラン
スミツシヨンゲート２３は完全にOFFになつて
おり、１段目の単位ラツチ回路L1に入力したデ
ータがそのまま２段目の単位ラツチ回路L2に抜
けるといういわゆるレーシングは起らない。しか
し、２相クロツクのうち一方が容量などの影響で
時間的遅れがある場合、レーシングが発生し誤動
作の原因となつていた。
制御する２相のクロツクV1とV2とが完全に逆相
関係にあれば、１段目の単位ラツチ回路L1の入
力側トランスミツシヨンゲート１３をONにした
時、２段目の単位ラツチ回路L2の入力側トラン
スミツシヨンゲート２３は完全にOFFになつて
おり、１段目の単位ラツチ回路L1に入力したデ
ータがそのまま２段目の単位ラツチ回路L2に抜
けるといういわゆるレーシングは起らない。しか
し、２相クロツクのうち一方が容量などの影響で
時間的遅れがある場合、レーシングが発生し誤動
作の原因となつていた。
この発明は以上のような点に鑑みてなされたも
ので、このレーシングの発生機構を解析し、レー
シングの発生しない条件を見出すことによつて常
に正常動作をするマスタ・スレーブ形ラツチ回路
を実現することを目的としている。
ので、このレーシングの発生機構を解析し、レー
シングの発生しない条件を見出すことによつて常
に正常動作をするマスタ・スレーブ形ラツチ回路
を実現することを目的としている。
以下第４図ａおよびｂについて、クロツクV2
がV1の変化よりも時間TDだけ遅れて動作する場
合のレーシング発生条件を考える。タイミング
T1では、VAが単位ラツチ回路L1に取り込まれ
る。タイミングT2で保持され、かつ単位ラツチ
回路L2に転送される。タイミングT3では単位ラ
ツチ回路L1は、A（第４図ａでは“０”レベル、
第４図ｂでは“１”レベル）を入力するためトラ
ンスミツシヨンゲート１３をONにし、単位ラツ
チ回路L2は以前の値を保持するためトランスミ
ツシヨンゲート２３をOFFとする。
がV1の変化よりも時間TDだけ遅れて動作する場
合のレーシング発生条件を考える。タイミング
T1では、VAが単位ラツチ回路L1に取り込まれ
る。タイミングT2で保持され、かつ単位ラツチ
回路L2に転送される。タイミングT3では単位ラ
ツチ回路L1は、A（第４図ａでは“０”レベル、
第４図ｂでは“１”レベル）を入力するためトラ
ンスミツシヨンゲート１３をONにし、単位ラツ
チ回路L2は以前の値を保持するためトランスミ
ツシヨンゲート２３をOFFとする。
タイミングT3の前半T31，T32，T33では、V1，
V2＞０となるために単位ラツチ回路L1，L2のト
ランスミツシヨンゲートのｎ−MOSTは、OFF
からONへの遷移状態あるいは完全なON状態に
なつている。このためタイミングT31，T32，T33
のどちらかで単位ラツチ回路L2のトランスミツ
シヨンゲート２３が完全にOFFになる前に単位
ラツチ回路L1のトランスミツシヨンゲート１３
がON状態を開始することにより、Aが入力され
て単位ラツチ回路L2の出力VFは反転し、レーシ
ングを起す。ここで、レーシングを起すタイミン
グがT31，T32，T33のいずれかを求める。簡単化
のため、第４図ａにおいて、入力VAを電位VDDか
らGNDに変化させた場合のタイミングT32では、
第５図に示すようにすべてのトランスミツシヨン
ゲートのゲート入力信号はVDDであり、高レベル
であるからｐ−MOSTはすべてOFF状態ｎ−
MOSTはすべてON状態になる。各節点電位は、
VDD（高レベル）を“１”、GND（低レベル）を
“０”として示す。単位ラツチ回路L1の等価回路
は単位ラツチ回路L1が変化する前の状態では、
２つのインバータを除くと第６図となり、Qo12を
飽和領域で、Qo11を非飽和領域で解くとVBは次
式で表わされる。
V2＞０となるために単位ラツチ回路L1，L2のト
ランスミツシヨンゲートのｎ−MOSTは、OFF
からONへの遷移状態あるいは完全なON状態に
なつている。このためタイミングT31，T32，T33
のどちらかで単位ラツチ回路L2のトランスミツ
シヨンゲート２３が完全にOFFになる前に単位
ラツチ回路L1のトランスミツシヨンゲート１３
がON状態を開始することにより、Aが入力され
て単位ラツチ回路L2の出力VFは反転し、レーシ
ングを起す。ここで、レーシングを起すタイミン
グがT31，T32，T33のいずれかを求める。簡単化
のため、第４図ａにおいて、入力VAを電位VDDか
らGNDに変化させた場合のタイミングT32では、
第５図に示すようにすべてのトランスミツシヨン
ゲートのゲート入力信号はVDDであり、高レベル
であるからｐ−MOSTはすべてOFF状態ｎ−
MOSTはすべてON状態になる。各節点電位は、
VDD（高レベル）を“１”、GND（低レベル）を
“０”として示す。単位ラツチ回路L1の等価回路
は単位ラツチ回路L1が変化する前の状態では、
２つのインバータを除くと第６図となり、Qo12を
飽和領域で、Qo11を非飽和領域で解くとVBは次
式で表わされる。
ここで、VDD；電源電圧
VTN；ｎ−MOSTのスレツシホールド
電圧 βN2；帰還側トランスミツシヨンゲー
ト１４におけるｎ−MOSTQo12
コンダクタンス（以下コンダクタ
ンスをβという） βN1；入力側トランスミツシヨンゲー
ト１３におけるｎ−MOSTQo11
のβ βN1＝βN2，VDD＝5V，VTN＝0.6Vとすると、VB
＝1.29Vとなり、単位ラツチ回路L1で保持してい
たVD＝5Vは0Vに反転する。この時単位ラツチ回
路L2でVF＝0Vが保持されていれば〔１〕式よ
り、VC＝5VとなつてもVE＝1.29Vとなり、VF＝
0Vを保持してレーシングは起きない。
電圧 βN2；帰還側トランスミツシヨンゲー
ト１４におけるｎ−MOSTQo12
コンダクタンス（以下コンダクタ
ンスをβという） βN1；入力側トランスミツシヨンゲー
ト１３におけるｎ−MOSTQo11
のβ βN1＝βN2，VDD＝5V，VTN＝0.6Vとすると、VB
＝1.29Vとなり、単位ラツチ回路L1で保持してい
たVD＝5Vは0Vに反転する。この時単位ラツチ回
路L2でVF＝0Vが保持されていれば〔１〕式よ
り、VC＝5VとなつてもVE＝1.29Vとなり、VF＝
0Vを保持してレーシングは起きない。
しかし、タイミングT31において単位ラツチ回
路L1の入力側トランスミツシヨンゲート１３が
ONの状態で、VC＝0Vから5Vに変化した時、単
位ラツチ回路L2の入力側トランスミツシヨンゲ
ート２３もONの場合VEが単位ラツチ回路L2を反
転させる電圧に達した時にレーシングが発生す
る。
路L1の入力側トランスミツシヨンゲート１３が
ONの状態で、VC＝0Vから5Vに変化した時、単
位ラツチ回路L2の入力側トランスミツシヨンゲ
ート２３もONの場合VEが単位ラツチ回路L2を反
転させる電圧に達した時にレーシングが発生す
る。
次に、第４図ｂにおいて、VAをGNDからVDD
に変化させた場合のタイミングT32では、〔１〕
式からVB＝1.29Vとなり単位ラツチ回路L1は入力
側トランスミツシヨンゲート１３がONの状態に
あつても、VD＝0Vを保持するため、タイミング
T31では、レーシングは起らない。しかし、タイ
ミングT33では、単位ラツチ回路L1のトランスミ
ツシヨンゲート１３がONの状態にあつて、VC＝
5Vから0Vに変化した時、単位ラツチ回路L2のト
ランスミツシヨンゲート２３もONの場合、VEが
単位ラツチ回路L2を反転させる電圧に達した時
にレーシングが発生する。以上のことから、VA
データのちがいにより、レーシングはクロツク
V1の立ち上がりあるいはクロツクV2の立ち下が
りで起る。今後レーシングが発生する条件は、入
力VAがVDDからGNDに変化した場合のクロツク
V1の立ち上りで考える。
に変化させた場合のタイミングT32では、〔１〕
式からVB＝1.29Vとなり単位ラツチ回路L1は入力
側トランスミツシヨンゲート１３がONの状態に
あつても、VD＝0Vを保持するため、タイミング
T31では、レーシングは起らない。しかし、タイ
ミングT33では、単位ラツチ回路L1のトランスミ
ツシヨンゲート１３がONの状態にあつて、VC＝
5Vから0Vに変化した時、単位ラツチ回路L2のト
ランスミツシヨンゲート２３もONの場合、VEが
単位ラツチ回路L2を反転させる電圧に達した時
にレーシングが発生する。以上のことから、VA
データのちがいにより、レーシングはクロツク
V1の立ち上がりあるいはクロツクV2の立ち下が
りで起る。今後レーシングが発生する条件は、入
力VAがVDDからGNDに変化した場合のクロツク
V1の立ち上りで考える。
第４図ａにおいて、タイミングT31でレーシン
グが発生するトランスミツシヨンゲートのゲート
入力電圧V1を求める。第３図及び第４図ａから
タイミングT31のトランスミツシヨンゲートの状
態を第７図に示す。ここで、各節点電位はVDD
（高レベル）を“１”、GND（低レベル）を“０”
とする。インバータが反転する入力電圧はVB＝
VDD／２であり、VC＝VDDと仮定した時、単位ラ
ツチ回路L1と単位ラツチ回路L2とのトランスミ
ツシヨンゲートの等価回路は第８図のようにな
る。レーシングが発生する条件をVB＝VE＝VDD／
２とし、第８図のすべてのトランジスタは飽和領
域で動作するものと仮定すると単位ラツチ回路
L1，L2におけるトランスミツシヨンゲートのゲ
ート入力電圧V11，V12はそれぞれ次式で与えら
れる。単位ラツチ回路L1（入力側トランスミツシ
ヨンゲートOFF→ON） 単位ラツチ回路L2（入力側トランスミツシヨン
ゲートON→OFF） ここで；ｘ＝VDD−VTN−VTP y1＝VDD−VTN−VB y2＝VDD−VTN−VE である。
グが発生するトランスミツシヨンゲートのゲート
入力電圧V1を求める。第３図及び第４図ａから
タイミングT31のトランスミツシヨンゲートの状
態を第７図に示す。ここで、各節点電位はVDD
（高レベル）を“１”、GND（低レベル）を“０”
とする。インバータが反転する入力電圧はVB＝
VDD／２であり、VC＝VDDと仮定した時、単位ラ
ツチ回路L1と単位ラツチ回路L2とのトランスミ
ツシヨンゲートの等価回路は第８図のようにな
る。レーシングが発生する条件をVB＝VE＝VDD／
２とし、第８図のすべてのトランジスタは飽和領
域で動作するものと仮定すると単位ラツチ回路
L1，L2におけるトランスミツシヨンゲートのゲ
ート入力電圧V11，V12はそれぞれ次式で与えら
れる。単位ラツチ回路L1（入力側トランスミツシ
ヨンゲートOFF→ON） 単位ラツチ回路L2（入力側トランスミツシヨン
ゲートON→OFF） ここで；ｘ＝VDD−VTN−VTP y1＝VDD−VTN−VB y2＝VDD−VTN−VE である。
βp1＝βp2＝βN1＝βN2とし、VDD＝5V、｜VTP｜＝
VTN＝0.6V、VB＝VE＝VDD／２とすれば、〔２〕，
〔３〕式からV11＝V12＝2.98Vとなる。これは、
レーシングが発生するかしないかの境界である。
VTN＝0.6V、VB＝VE＝VDD／２とすれば、〔２〕，
〔３〕式からV11＝V12＝2.98Vとなる。これは、
レーシングが発生するかしないかの境界である。
βp2＞βp1，βN2＞βN1，βp1＝βN1，βp2＝βN2と
すれ
ば、V11＞V12となり単位ラツチ回路L1の入力側
トランスミツシヨンゲート１３がONする前に単
位ラツチ回路L2の入力側トランスミツシヨンゲ
ート２３がOFFするのでレーシングは発生しな
い。例えば、βp2＝βN2＝1.1βp1＝1.1βN1の時には、
V11＝3.00V，V12＝2.90Vとなりレーシング発生
はおさえられる。すなわち、入力側トランスミツ
シヨンゲートのβよりも帰還側トランスミツシヨ
ンゲートのβを大きくすることにより、クロツク
波形に多少の時間遅れがあつてもレーシングを防
止できる。
すれ
ば、V11＞V12となり単位ラツチ回路L1の入力側
トランスミツシヨンゲート１３がONする前に単
位ラツチ回路L2の入力側トランスミツシヨンゲ
ート２３がOFFするのでレーシングは発生しな
い。例えば、βp2＝βN2＝1.1βp1＝1.1βN1の時には、
V11＝3.00V，V12＝2.90Vとなりレーシング発生
はおさえられる。すなわち、入力側トランスミツ
シヨンゲートのβよりも帰還側トランスミツシヨ
ンゲートのβを大きくすることにより、クロツク
波形に多少の時間遅れがあつてもレーシングを防
止できる。
以上詳述したように、この発明になるマスタ・
スレーブ形ラツチ回路では、各単位ラツチ回路の
帰還側トランスミツシヨンゲートを構成する
MOSTのコンダクタンスβを入力側トランスミ
ツシヨンゲートを構成するMOSTのコンダクタ
ンスβより大きくしたので、ゲートクロツクの反
転出力に多少の時間遅れがあつてもレーシングを
生ずることなく安定に動作する。
スレーブ形ラツチ回路では、各単位ラツチ回路の
帰還側トランスミツシヨンゲートを構成する
MOSTのコンダクタンスβを入力側トランスミ
ツシヨンゲートを構成するMOSTのコンダクタ
ンスβより大きくしたので、ゲートクロツクの反
転出力に多少の時間遅れがあつてもレーシングを
生ずることなく安定に動作する。
第１図はCMOSで構成した単位ラツチ回路を
示す回路図、第２図は２相クロツクの波形図、第
３図はこの発明を適用するマスタ・スレーブ形ラ
ツチ回路の回路図、第４図ａ，ｂはレーシングの
発生機構を説明するための各部波形図、第５図は
第４図ａのタイミングT32におけるマスタ・スレ
ーブ形ラツチ回路の状況を示す回路図、第６図は
第５図の状況における単位ラツチ回路L1のトラ
ンスミツシヨンゲートの等価回路図、第７図は第
４図ａのタイミングT31におけるマスタ・スレー
ブ形ラツチ回路の状況を示す回路図、第８図ａお
よびｂはそれぞれ第７図の状況における単位ラツ
チ回路L1およびL2のトランスミツシヨンゲート
の等価回路図である。 図において、L1，L2は単位ラツチ回路、１１，
１２，２１，２２はインバータ回路、１３，２３
は入力側トランスミツシヨンゲート、１４，２４
は帰還側トランスミツシヨンゲートである。な
お、図中同一符号は同一または相当部分を示す。
示す回路図、第２図は２相クロツクの波形図、第
３図はこの発明を適用するマスタ・スレーブ形ラ
ツチ回路の回路図、第４図ａ，ｂはレーシングの
発生機構を説明するための各部波形図、第５図は
第４図ａのタイミングT32におけるマスタ・スレ
ーブ形ラツチ回路の状況を示す回路図、第６図は
第５図の状況における単位ラツチ回路L1のトラ
ンスミツシヨンゲートの等価回路図、第７図は第
４図ａのタイミングT31におけるマスタ・スレー
ブ形ラツチ回路の状況を示す回路図、第８図ａお
よびｂはそれぞれ第７図の状況における単位ラツ
チ回路L1およびL2のトランスミツシヨンゲート
の等価回路図である。 図において、L1，L2は単位ラツチ回路、１１，
１２，２１，２２はインバータ回路、１３，２３
は入力側トランスミツシヨンゲート、１４，２４
は帰還側トランスミツシヨンゲートである。な
お、図中同一符号は同一または相当部分を示す。
Claims (1)
- １ 縦続接続された第１段および第２段のインバ
ータ回路、上記第１段のインバータ回路の入力路
に挿入され相補形MOSトランジスタからなる入
力側トランスミツシヨンゲート、並びに上記第１
段のインバータ回路の入力端と上記第２段のイン
バータ回路の出力端との間に接続され、相補形
MOSトランジスタからなる帰還側トランスミツ
シヨンゲートを備えた単位ラツチ回路を複数個縦
続接続してなるものにおいて、各上記単位ラツチ
回路の上記帰還側トランスミツシヨンゲートを構
成する上記MOSトランジスタのコンダクタンス
を上記入力側トランスミツシヨンゲートを構成す
る上記MOSトランジスタのコンダクタンスより
大きくなるようにしたことを特徴とするマスタ・
スレーブ形ラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177413A JPS5879328A (ja) | 1981-11-04 | 1981-11-04 | マスタ・スレ−ブ形ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177413A JPS5879328A (ja) | 1981-11-04 | 1981-11-04 | マスタ・スレ−ブ形ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5879328A JPS5879328A (ja) | 1983-05-13 |
| JPH0212055B2 true JPH0212055B2 (ja) | 1990-03-16 |
Family
ID=16030485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177413A Granted JPS5879328A (ja) | 1981-11-04 | 1981-11-04 | マスタ・スレ−ブ形ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879328A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189136U (ja) * | 1984-05-28 | 1985-12-14 | 日本電気株式会社 | ラツチ回路 |
| FR2578125B1 (fr) * | 1985-02-28 | 1987-04-10 | Efcis | Bascule bistable statique en technologie cmos |
| JPH088473B2 (ja) * | 1986-05-06 | 1996-01-29 | 松下電器産業株式会社 | 相補形ｄ形フリツプフロツプ回路 |
| EP0308623B1 (de) * | 1987-09-17 | 1991-07-17 | Siemens Aktiengesellschaft | Synchronisier-Flipflop-Schaltungsanordnung |
| JP2946658B2 (ja) * | 1990-06-29 | 1999-09-06 | 日本電気株式会社 | フリップフロップ回路 |
| US5130568A (en) * | 1990-11-05 | 1992-07-14 | Vertex Semiconductor Corporation | Scannable latch system and method |
| US5789956A (en) * | 1995-05-26 | 1998-08-04 | Texas Instruments Incorporated | Low power flip-flop |
-
1981
- 1981-11-04 JP JP56177413A patent/JPS5879328A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5879328A (ja) | 1983-05-13 |
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