JPH01146190A - 固体メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は固体メモリシステム、とくに多重化アーキテク
チャを有するメモリシステムに関する。

（従来の技術） 従来の所定の数のメモリセルを有するメモリシステムは
、単一アレイの行列状に配列されたセルを有する。この
ようなメモリシステムへのアクセスタイムは、アレイ全
体に対するセンスアンプの出力へのローディングだけで
なく、行列相互接続線の長さおよび附随のローディング
によって制限される。このローディングによってメモリ
へのアクセス速度が低下することになる。

（発明の概要） アドレス可能なメモリシステムは、各ブロックのメモリ
セルが行列状に配列されている複数ブロックのメモリセ
ルとして構成されている。この好適実施例では、８ブロ
ツクが存在している。

このメモリシステムは、３ビツトのアドレスがブロック
の８つの可能な選択の１つを得るようにデコードされる
多重化技術を用いる。他のブロックを分離しながら特定
のブロックが選択されるときは、列導体ローディングが
減少し、高動作速度、低電力条件が得られる。また、そ
のブロックに書込まれ、そこから読出された選択データ
は非選択ブロックから分離されたバス上を運ばれ、それ
によってバス上のロードが減少し速度が増大し、電力が
減少することになる。さらに、選択ブロックのセンスア
ンプは非選択ブロックのセンスアンプから分離され、そ
れによってセンスアンプの出力へのローディングが減少
し、低電力条件での高速度が得られる。

各ブロックのメモリセルは金属の行列導体によって相互
接続され、それによって行導体からセンスアンプへの伝
帳遅延が減少される。

この好適実施例では、キャッシュメモリについて説明す
る。これはＣＭＯＳスタティックＲＡＭである。本発明
は、行列状に配列されたセルを有する他の全ての固体メ
モリに同様に適用できる。

本発明の主目的は、従来の同様のサイズのメモリのアク
セスタイムよりずっと短かいアクセスタイムを有するメ
モリシステムを提供することである。

本発明の他の目的は、お互いに別々に選択される複数ブ
ロックに分割されているメモリシステムを提供すること
である。

本発明の更に別の目的は、列導体へのローディングを減
少して動作速度を高めることである。

本発明の更に別の目的は、列電流を減少して電力条件を
減少することである。

これらのおよび他の目的は以下の詳細な説明から明らか
になるだろう。

本発明のメモリシステムは、メモリが多重化態様で別々
にアドレス指定可能な個別の各部分に分割されている。

駆動線を大幅に短かくし、これらの線のローディングを
大きく減少することによって、同一サイズの従来のメモ
リに比較してアクセス速度は大幅に増大し、所要電力は
大幅に減少する。好適実施例では、メモリはスタティッ
クＲＡＭとして０ＭＯ８で実現され、キャッシュメモリ
として用いられる。詳細な説明の中で提案されている多
重化に技術はセルが行列状に配列されている任意の固体
メモリに適用できることは勿論である。

（実施例） 第１Ａ図および第１Ｂ図は本発明のメモリシステムをや
や詳細に示している。図示のように、ブロック１１〜１
８は８個の個別のメモリセルブロックおよびそれに付随
した回路を構成する。

ブロック１１および付随の回路の説明は各７０ツクが同
一のものだから他のブロックにもあてはまる。ブロック
１５〜１８は単なるボックスとして示されている。

ブロック１１は６４行×１６０列のメモリセルとして編
成されている。メモリセルそのものは第１Ａ図には示さ
れていないが、第５図にはり麩型的なメモリセルが示さ
れている。これらのセルは列導体４３および行導体４１
によって起動される。

第１８図において、アドレスビットＡ１０〜Ａ１２はブ
ロック選択５２に対する入力として示されている。生成
選択信号は図示のマルチプレクサ５０．５１で得られる
。

第１Ｂ図において、到来データＤｏ〜Ｄ８はデーターイ
ンバッファ１１２に入るものとして示され、バッファ１
１２からの出力は比較回路ＣＯ〜Ｃ９と同様、メモリセ
ル（第５図参照）に与えられる。出力バッファ１１０Ａ
および１１０Ｂはマルチプレクサ５０および５１からの
出力を受け、マツチバッファ１１１はマルチプレクサ５
０および５１から入力を受ける。

第１Ａ図に示されるように、アドレスプリデコード２０
は入力として６個のアドレスビットＡＯ〜Ａ５を受ける
。アドレスプリデコード２０は１２個のデコードビット
を出力し、これらのビットはさらにデコーダ２１によっ
てデコードされ、ドライバ２２において増幅される。こ
のようなデコーダ、ドライバはそれぞれ６４個存在して
いる。

これらの６４行に対してはこれらの装置は６４個必要で
ある。これに対して、１６０列は各１６列の部分に分割
されている。これらの１６列は各場合の単一ビット専用
で、ブロック１１は約１に×１０ビットとして編成され
ることになる。本実施例のメモリ全体では８ｋＸ１０ビ
ツトとなる。ブロック１１は１０個のセンスアンプＳＡ
Ｏ〜ＳＡ９　（１個はパリティ用）、１０個のコンパレ
ータＣＯ〜Ｃ９および１０個のパリティチエッカＰＣＯ
−ＰＣ９を有する。列線４３は打線と同様金属ワララド
である。

第２図には、アドレスプリデコード２０、デコーダ２１
およびドライバ２２が示されている。プリデコード２Ｏ
Ａはアドレスプリデコード２ｏの一部を示している。ア
ドレスビットＡＯ，Ａ１が図示のように入力され、イン
バータ２３．２５でそれぞれ反転され、インバータ２４
．２６で再び反転される。信号はその後４個の可能な組
合せにおいてＮＡＮＤゲート２７〜３０に印加され、Ｎ
ＡＮＤゲート３１〜３４で再び反転されて、２つの入力
ＡＯ，ＡＩから図示のような出力信号の４個の可能な組
合せを得る。図示のように、リセット信号線はＮＡＮＤ
ゲート３１〜３４に入力される。ビットＡ２．Ａ３およ
びビットＡ４．Ａ５に対して同じ結果を得るために同様
の回路が用いられる。

デコード回路２１Ａはこのような６４個の回路のうちの
１つである。６４個のＮＡＮＤゲート（たとえばＮＡＮ
Ｄゲート３５）は各々上）ホしたビットＡＯ〜Ａ５のゲ
ート作用からの３人力を有し、６４個の組合せを得る。

ＮＡＮＤゲート３５からの出力はドライバ回路２２Ａに
入力される（全部で６４個）。ＮＡＮＤゲート３５から
の信号はインバータ３６．３７で反転され、それぞれＮ
ＡＮＤゲート３８．３９に印加される。適当なブロック
選択信号（ＢＳｘ）はＮＡＮＤゲート３８のゲート作用
を行ない、ブロック選択信号ＢＳｘ−１はＮＡＮＤゲー
ト３９のゲート作用を行なう。このようにして、ブロッ
ク１１の行は信号ＷＬＬによって駆動され、ブロック１
３の行は信号ＷＬＲによって駆動される。

第３図はブロック選択回路５２を示す。３人力がアドレ
スビットＡ１０．Ａ１１．Ａ１２によって与えられる。

リセット入力が入力ＮＡＮＤゲート５５．５６および７
５〜７８用に用いられる。

以下、回路を説明する。信号Ａ１０はインバータ５３に
よって反転され、ＮＡＮＤゲート５５に他方入力として
印加される。インバータ５３の出力はインバータ５４で
再び反転され、ＮΔＮＯゲート５６に対する入力として
与えられる。ＮＡＮＤゲート５５の出力は、図示のよう
に、入力ＮＡＮＤゲート５８．６０．６２および６４に
与えられる。ＮＡＮＤゲート５６の出力は図示のように
、ＮＡＮＤゲート５７．５９．６１および６３の入力に
与えられる。ＮＡＮＤゲート７５〜７−８の出力は、同
様の態様で、３人力から生じる８個の可能な出力を与え
る。これらの出力はそれぞれブロック１１〜１８を選択
する８８０−８８７として示されている。

第４図はマルチプレクサ５０の一部を概略的に示す。マ
ルチプレクサ５０はブロック１２．１３゜１４をサービ
ス（処理）する二重回路を有する。

第４図に示された回路はブロック１１をサービスする。

また、ブロック１５〜１８をサービスする４個の同じ部
分を有する。信号ＷＬＩ（行信号）はＮＡＮＤゲート８
１の一方の入力に入り、他方の入力は近似的なブロック
選択信号によって与えられる。ＮＡＮＤゲート８１の出
力はインバータ８２によって反転され、出力信号ＷＬを
与える。

信号ＷＬＲは冗長信号にすぎず、これ以上説明の必要は
ない。信号ＷＥはデータをメモリに書込む書込み可能信
号で、ＮＡＮＤゲート８５に対する入力となり、他方の
入力はブロック選択信号によって与えられる。ＮＡＮＯ
ゲート８５の出力は２回反転され、ドライブ信号ＷＥＢ
となる。

５ＡＥＩはセンスアンプを使用可能にする信号で、他方
の入力がブロック選択信号によって与えられるＮΔＮＯ
ゲート８８の、入力となる。

ＮＡＮＤゲート８８の出力はインバータ８９によって反
転され、センスアンプ使用可能信号ＳＡＥとなる。

信号ＹＲＣ８ＹはＮＡＮＤゲート９０に入力され、イン
バータ９１によって反転されるマスタリセットから生じ
る。これらの回路のリセットは多重化法のために非常に
短かい時間内に達成される。

アドレス信号Ａ６〜Ａ９は信号Ｙ１ＡＩ〜Ｙ４ＡＩ（プ
リデコードされている）として与えられ、分離スイッチ
９２に直接およびインバータ９３を介して与えられる。

スイッチ９２の出力は信号Ｙ１Ａ−Ｙ４Ｂ（反転信号を
含む）となる。

信号ＱＯ〜Ｑ８はブロック１１のセンスアンプから到来
する。図示のものと同じ９個の回路が存在し、入力信号
はインバータ９４によって反転され、分離スイッチ９５
に入力される。ビット選択信号およびリセット信号はＮ
ＡＮＤゲート９７を起動し、ＮＡＮＤゲート９７の出力
はインバータ９６を通ってゲートされ、スイッチ９５の
一方の側に与えられる。ＮＡＮＤゲート９７の直接出力
はスイッチ９５の他方の側に与えられる。出力信号はＱ
ＯＡ−０８Ａである。

コンパレータＣｏ−０８の出力は、ＮＡＮＤゲート１０
３からの出力によってゲートされ、インバータ１０２を
介して反転され、またスイッチ１０１に直接に与えられ
る、スイッチ１０１への信号ＰＱＥＱＵＡＬとして与え
られる。ＮＡＮＤゲート１０３はブロック選択およびリ
セット信号からの入力を有する。

パリティチエツクはスイッチ１０４に与えられ、信号Ｐ
ＣＡとして出力される信号ＰＣとして示されている。こ
の信号は分離スイッチ１０４によってゲートされる。（
スイッチ１０４の入力はインバータ１０５によって反転
されたＮＡＮＯゲート１０６の出力およびＮＡＮＤゲー
ト１０６の直接出力によって与えられる）。ＮＡＮＤゲ
ート１゜６への入力はブロック選択信号およびリセット
信　　　号によって与えられる。リセット機能もこのア
ーキテクチャから得られる（電流が少なくてすみ、生成
されるリセット電流スパイクが大幅に減少し、速度が大
幅に増大するからである）。

ブロック選択信号は出力バッファ用の分離スイッチを起
動する。前述のように、この分離特性によって出力のロ
ーディングが減少する。

この好適実施例では、８ｋＸ１０メモリセルの各々は第
５図に示されるようにトランジスタ０１〜Ｑ６で構成さ
れている。別のデザインのメモリセルを用いてもよい。

第５図には、本発明において用いられた全てのセンスア
ンプの概略図が増幅器４０Ｘとして示されている。この
増幅器はトランジスタ０７〜Ｑ１１によって構成され、
その出力はバッファ１０Ｂへの出力となる信号ＱＸとし
て示されている。

増幅器の多くの変形例を用いることができる。この好適
実施例において、上述したアーキテクチャによって、ア
クセスタイムが、従来の同じサイズのメモリに必要なア
クセスタイムの約１７２になる。

（作用） メモリシステム１０から情報を読むことが望まれるもの
とする。１つのアドレスが選択される。

説明の便宜上、選択されたアドレスはブロック１１に含
まれたアドレスにあてはまるものとする。

アドレスビットＡＩ　Ｏ，Ａ１１．ＡＩ　２は第３図に
図示のようにブロック選択デコード５２に付加される。

ＮＡＮＤゲート５７が選択され、インバータ６７からの
出力がブロック選択信号となる。

選択アドレスの他のビットは第２図においてビットＡＯ
〜Ａ５として与えられる。ＮＡＮＤゲート３５のような
６４個のＮＡＮＤゲートの１つが選択され、行線４１の
ような行線を介して電流ＷＬＬを駆動する。

残りのアドレスビット八６〜Ａ９は第４図に示されるよ
うにスイッチ９２に与えられ、その入力信号はＹＩＡＩ
−Ｙ４ＡＩとして示され、適当な列に対して信号ＹＩＡ
−Ｙ４Ｂとして出力される。

アドレス指定されたメモリセルの出力は第１Ａ図に示さ
れるようにセンスアンプ５ＡＯ−８Ａ９に与えられる。

個々のセルは、センスアンプＳＡｘに出力信号を与える
ものとして第５図に詳細に図示されている。センスアン
プ５ＡＯ−８Ａ８の出力は、第４図に分離スイッチ９５
として図示されているように、マルチプレクサ５０内の
個々の回路に与えられる。出力信号ＱＯＡ−０８へは出
力バッファ１１０Ｂに送られる。分離スイッチ９５と同
一の他の７組の分離スイッチは、ブロック１１に関連し
た組からこれらの他の組を分離する。

このようにして、容量性ローディングが大きく減少する
。

メモリ１０への書込みが望まれる場合は、データーイン
バッファ１１２を介してデータが入力される。バッファ
１１２からの出力は、Ｄ　　、ＤＩＮ　　　ＩＮ として第５図に示されるように選択セルに与えられる。

この新しい情報は所望の場合上述したようにして読出す
ことができる。

当業者には、本発明は好適実施例において提案した回路
を模倣しなくとも実施できることが理解できるだろう。

本発明は特許請求の範囲によってのみ限定される。

以上の説明に関して更に以下の項を開示する。

（１）　　複数個のメモリセルにアドレスを与える回路
を含む固体メモリシステムであって、（イ）　各ブロッ
クのメモリセルが行列状に配列された複数ブロックのメ
モリセル に）　選択されたアドレスによって決定されたブロック
の任意の１つをその選択されたアドレスでのそのブロッ
クへのメモリ参照のために選択する、 アドレス応答のブロック選択装置、 （ハ）　各ブロックからの出力を受けるように接続され
た出力装置、および ０　非選択ブロックに接続された出力装置を選択ブロッ
クに接続された出力装置から分離して選択ブロックに接
続された出力装置のＯ−ディングを最小にする、出力装
置に接続された出力分離装置、 を含む前記固体メモリシステム。

（り　第（１）項に記載の固体メモリシステムであって
、各ブロックのセルは金属行導体によって相互接続され
ている、固体メモリシステム。

（３）　　第（２）項に記載の固体メモリシステムであ
って、各ブロックのセルは金属列導体によって相互接続
されている、固体メモリシステム。

（４）　　第（１）墳に記載の固体メモリシステムであ
って、前記ブロック選択装置はアドレスの一部を受ける
ように接続され、アドレスの一部に対応する１ブロツク
を選択し、１ブロツクだけがメモリ参照の間にアクティ
ブになるようにし、行列導体のローディングを最小にし
、システムリセットの間のリセット電流スパイクを減少
するデコード回路を有する、固体メモリシステム。

（５）　　第（４）項に記載の固体メモリシステムであ
って、前記出力装置は各ブロック用のセンスアンプセッ
トを含む、固体メモリシステム。

（６）　　第（５）頃に記載の固体メモリシステムであ
って、前記分離装置は各センスアンプの出力に接続され
た分離スイッチを含み、各分離スイッチの出力は単一の
センスアンプセットに対する出力を与えるように接続さ
れている、固体メモリシステム。

（７）　　第（１）項に記載のメモリシステムであって
、さらに、 ａ９　　メモリシステムに書込まれるべき入力データを
受け、メモリセル入力用の出力を有するデータバッファ
装置、 （へ）　データバッファ装置および出力装置の出力を受
けるように接続され、入力データと出力装置からの情報
を比較する比較装置、および（ト）　　比較装置に接続
され、非選択ブロックに接続された比較装置を選択１０
ツクに接続された比較装置から分離し、選択ブロックに
接続された比較装置のローディングを最小にする比較器
分離装置 を含む固体メモリシステム。

（８）　　第（Ｄ項に記載の固体メモリシステムであっ
て、比較器分離装置は比較装置の出力に接続された分離
スイッチを含む固体メモリシステム。

（９）　　第（７）項に記載の固体メモリシステムであ
って、さらに、 ０）　出力装置に接続され、そこからの情報のパリティ
をチエツクするパリティチエツク装置、および （す）　　非選択ブロックに接続されたパリティチエツ
ク装置を選択ブロックに接続されたパリティチエツク装
置から分離し、選択ブロックに接続されたパリティチエ
ツク装置のローディングを最小にするパリティ分離装置 を含む、固体メモリシステム。

（ト）　第（９）項に記載の固体メモリシステムであっ
て、パリティ分離装置はパリティチエツク装置の出力に
接続された分離スイッチを含む、固体メモリシステム。

本発明の固体メモリシステムは、各ブロックのメモリセ
ルが行列状に配列されている複数ブロックにおいて配列
されている。メモリシステムがメモリ参照のためにアド
レス指定されるとき、ブロック選択回路が他の全てのブ
ロックを除いてたった１つのブロックを選択する。各ブ
ロックは出力語のピット数に数が対応する１紺のセンス
アンプを有する。各分離スイッチに接続されている。非
選択ブロックに接続されたセンスアンプの出力は選択ブ
ロックのセンスアンプ出力から分離され、選択ブロック
のセンスアンプ出力のローディングを最小にする。各ブ
ロックのメモリセルは金属行導体および金属列導体によ
って相互接続される。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明のメモリシステムの部
分概略図である。 第２図はアドレスプリデコード、デコードおよびドライ
バの一部を示す概略図である。 第３図は１ブロツクを選択する回路を示す概略図である
。 第４図は、マルチプレクサ５０の一部の概略図である。 第５図は、センスアンプに接続された単一メモリセルの
概略図である。 １０・・・・・・メモリセル １１〜１８・・・・・・ブロック ２０・・・・・・プリデコード ２１・・・・・・デコーダ ２２・・・・・・ドライバ ＳＡＯ〜ＳＡ９・・・・・・センスアンプＣＯ〜Ｃ９・
・・・・・比較器 ＰＣＯ−Ｓ−ＰＯ２・・・・・・パリティチエッカ４１
・・・・・・行線 ４３・・・・・・列線 ５０．５１・・・・・・マルチプレクサ５２・・・・・
・ブロック選択回路 ９５・・・・・・分離スイッチ

Claims (1)

【特許請求の範囲】
1. （１）複数個のメモリセルにアドレスを与える回路を含
   む固体メモリシステムであつて、 （イ）各ブロックのメモリセルが行列状に配列された複
   数ブロックのメモリセル、 （ロ）選択されたアドレスによつて決定されたブロック
   の任意の１つをその選択されたアドレスでのそのブロツ
   クへのメモリ参照のために選択する、アドレス応答のブ
   ロック選択装置、（ハ）各ブロックからの出力を受ける
   ように接続された出力装置、および （ニ）非選択ブロックに接続された出力装置を選択ブロ
   ックに接続された出力装置から分離して選択ブロックに
   接続された出力装置のローディングを最小にする、出力
   装置に接続された出力分離装置、 を含む前記固体メモリシステム。