JPH07109701B2 - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH07109701B2
JPH07109701B2 JP62302678A JP30267887A JPH07109701B2 JP H07109701 B2 JPH07109701 B2 JP H07109701B2 JP 62302678 A JP62302678 A JP 62302678A JP 30267887 A JP30267887 A JP 30267887A JP H07109701 B2 JPH07109701 B2 JP H07109701B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特に記憶データの少なく
とも一部を高速にクリアあるいは所望のデータに設定す
る機能を有するキャッシュメモリに関する。
（従来の技術） 半導体メモリを応用するシステムの中には、メモリの内
容の一部を一括して“0"にクリアしたり、“1"にプリセ
ットしたりしたいことがある。即ち、たとえばキャッシ
ュメモリにおけるタグ部のバリッド・ビットをシステム
スタート時に“0"にクリアし、キャッシュメモリの内容
が初期状態では正しくなっていないことを指定する必要
がある。
このようなクリア機能を有する従来の半導体メモリは、
たとえば第６図に示すように構成されていた。第６図に
おいて、メモリセルアレイ61は、マトリクス状に配列さ
れた例えばダイナミック型のメモリセルMCと、このメモ
リセルを選択するためのワード線WL群およびビット線BL
群を有する。62は上記ワード線WL群を選択するためのロ
ウデコーダであり、外部アドレス入力あるいはアドレス
カウンタ63からの内部アドレス信号をデコードする。64
は前記ビット線BL群を選択するためのカラムデコーダで
ある。前記メモリセルアレイ61のうち、特定のカラム
（たとえば１カラム）部61′を一括クリアするために、
この特定のカラム部61′に対応するカラムデコーダ（カ
ラムスイッチ）64′、負荷回路65′、センスアンプ6
6′、書き込み回路67′が設けられており、その他のカ
ラムに対応して負荷回路65、センスアンプ66、書き込み
回路67が設けられている。上記センスアンプ66,66′は
センスイネーブル信号SE1,SE2により独立に制御され、
書き込み回路67,67′はライトイネーブル信号WE1,WE2に
より独立に制御される。
上記半導体メモリにおいて、特定のカラム部65′のデー
タを“0"にクリアする場合、先ずカウンタ63の出力（内
部アドレス）を走査させてロウデコーダ62によりワード
線WL群を１本づつ順次に活性化させる。このとき、クリ
アを必要としないその他のカラムに対応する書き込み回
路67は非活性状態にしておき、上記特定のカラム部61′
に対応する書き込み回路67′を活性化させると共に、カ
ラムデコーダ64′により上記特定のカラム部61′を選択
させることによって、この特定のカラム部61′に属して
いるメモリセルMCのみ“0"データ状態にクリアされるこ
とになる。
しかし、上記したようにワード線WL群を１本づつ順次に
全て選択し、１つ１つのロウ単位でクリア動作を行うこ
とは、特定のカラム部における全てのモメリセルをクリ
アするのに多大な時間がかかるという問題点がある。た
とえばロウ数が1000であれば、クリア動作はアクセス時
間ｘの1000倍を要するので、通常動作に比して極端に低
速となる。また、上記クリア動作に際して、ワード線WL
群を１本づつ順次に選択するとき、クリアを必要としな
いメモリセル（特定のカラム部以外のカラムにおけるメ
モリセル）まで活性化してしまうので、このメモリセル
を通して負荷回路65から電流が流れ、消費電流が大きく
なるという問題があった。
上記したような問題を避けるためには、一括クリアを必
要とするメモリセルアレイと一括クリアを必要としない
メモリセルアレイとの２つに分割することが考えられる
が、通常はメモリセルアレイのロウ方向の中央にロウデ
コーダが配置されるので、上記２つのメモリセルアレイ
それぞれにロウデコーダを設ける必要が生じ、チップ面
積の大幅な増加をまねいてしまうことになる。
（発明が解決しようとする問題点） 本発明は、上記したようにワード線を１本づつ順次に選
択して特定のカラムのメモリセルに“0"または“1"のデ
ータを書き込む際に、全ての書き込みが終了するまでの
所要時間が長くなると共に消費電流が大きいという問題
点を解決すべくなされたもので、特定のメモリセルアレ
イ部のメモリセルに同時に“0"または“1"のデータを書
き込むことができ、この書き込み動作の所要時間を大幅
に短縮し得ると共に、この書き込み動作に伴う消費電流
を大幅に低減することが可能になり、しかもチップ面積
が小さくて済むキャッシュメモリを提供することを目的
とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、記憶データの一部が一括してクリアまたはプ
リセットされるキャッシュメモリにおいて、マトリクス
状にメモリセルが配列された第１のメモリセルアレイ部
と、マトリクス状にメモリセルが配列され、記憶データ
の一括したクリアまたはプリセットの対象となる第２の
メモリセルアレイ部と、上記第１のメモリセルアレイ部
および上記第２のメモリセルアレイ部内の各行のメモリ
セルを直接的あるいは間接的に駆動して上記第１のメモ
リセルアレイ部および上記第２のメモリセルアレイ部内
のメモリセルの同一行を選択する行選択手段と、上記第
２のメモリセルアレイ部のビット線方向に設けられた少
なくとも一本の制御信号線と、上記第２のメモリセルア
レイ部の各行に対応して設けられ、上記行選択手段の出
力信号と上記制御信号線の信号とを論理処理し、この論
理処理の結果得られた各出力信号を上記第２のメモリセ
ルアレイ部の対応する行のワード線に供給する論理ゲー
トとを具備し、上記制御信号線の信号で上記第２のメモ
リセルアレイ部の記憶データのクリアまたはプリセット
が選択された時に、上記論理ゲートの出力信号により上
記第２のメモリセルアレイ部内のメモリセルを一括して
選択し、選択されない時には上記制御信号線の出力信号
を上記論理ゲートを介して上記第２のメモリセルアレイ
部内のワード線に伝達することにより、上記第１のメモ
リセルアレイ部内の選択されたメモリセルの行に対応す
る上記第２のメモリセルアレイ部内のメモリセルの行を
選択することを特徴としている。
（作用） 制御信号線を活性化することによって、上記メモリセル
アレイ部の全てあるいは一部のワード線群を同時に駆動
することができ、このメモリセルアレイ部に対する一括
クリア動作あるいは一括プリセット動作に際して、順次
にワード線を１本つづ駆動する従来例に比べて大幅に高
速化することができる。また、上記動作に際して、他の
メモリセルアレイ部の通常のワード線は活性化されない
ので、低消費電力化が可能になる。また、メモリセルア
レイを分割することなく、前記制御線および論理ゲート
を付加することが可能であり、チップ面積が小さくて済
む。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図に示すキャッシュメモリにおいて、１はたとえば
１トランジスタ,1キャパシタ方式のダイナミック型のメ
モリセルMCがマトリクス状に配列されたメモリセルアレ
イであり、そのうちの一部の領域は同じデータの一括書
き込み（たとえばデータの一括クリア）の対象となるク
リアメモリセルアレイ部10であり、その他の領域は通常
のメモリセルアレイ部20である。WL…およびBL…は、上
記各メモリセルアレイ部10,20のワード線群およびビッ
ト線群であり、同一行のメモリセルMCに共通の１本のワ
ード線が接続され、同一列のメモリセルMCに共通に１本
のビット線が接続されている。
上記クリアメモリセルアレイ部10の列方向に１本の制御
信号線11が設けられると共に各行に対応して論理ゲート
12が設けられている。この論理ゲート12は、それぞれ例
えば第２図に示すようなオアゲート12が用いられてお
り、このオアゲート12の各一方の入力として上記制御信
号線11が共通に接続されており、各他方の入力として前
記通常のメモリセルアレイ部20のワード線WLが各対応し
て接続されている。そして、このオアゲート12の各出力
は、クリアメモリセルアレイ部10のワード線WLに各対応
して接続されている。
なお、２は前記通常のメモリセルアレイ部20のワード線
WLを選択するためのロウデコーダであり、通常のメモリ
セルアレイ部20のビット線BL群に接続される負荷回路2
3、センスアンプ24、カラムデコーダ25、書き込み回路2
6が設けられており、前記クリアメモリセルアレイ部10
のビット線BL群に接続される負荷回路13、センスアンプ
14、カラムデコーダ15、書き込み回路16が設けられてい
る。上記センスアンプ24、書き込み回路26とセンスアン
プ14、書き込み回路16とは、それぞれSE1,WE1信号とSE
2,WE2信号とによって独立に制御されるようになってい
る。
上記半導体メモリにおいて、通常動作時には制御信号線
11が“0"レベルであり、通常のメモリセルアレイ部20の
ワード線WLの各電位が対応してオアゲート12を経てクリ
アメモリセルアレイ部10のワード線WLに伝わり、通常の
読み出し／書き込み動作が可能になっている。クリア動
作時には、制御信号線11が“1"レベルに活性化され、こ
の“1"レベルがオアゲート12を経てクリアメモリセルア
レイ部10の全てのワー線WLを同時に活性化する。したが
って、この直前にクリアメモリセルアレイ部10のビット
線BLをクリアレベルにするように書き込み回路16による
設定を行っておけば、クリアメモリセルアレイ部10の全
てのメモリセルMCが一度に（したがって高速に）クリア
される。
また、このとき通常のメモリセルアレイ部20のワード線
WLに活性化されないので、このメモリセルアレイ部20で
余分な電力を消費することもない。
なお、本発明は上記実施例に限られるものではなく、ス
タティック型メモリセル（たとえば第３図ａに示すよう
な６個のMOSトランジスタQ1〜Q6を用いたCMOSメモリセ
ルとか、第３図ｂに示すような４個のMOSトランジスタQ
7〜Q10と２個の負荷抵抗R1,R2を用いたスタティック型
メモリセルなど）を用いた半導体メモリにも適用でき
る。
また、クリアメモリセルアレイ部10をｎ（正の整数）区
分、たとえば２区分し、各区分を独立にクリア制御し得
るように、たとえば各区分毎に独立にクリア用の制御信
号線を設けて、各区分の制御信号線を順次に活性化する
ようにしてもよい。上記２区分としては、メモリセルア
レイの各行を奇数番、偶数番により区分するとか、下位
番号、上位番号により区分する（エリア区分）などが可
能である。
また、前記実施例はメモリセルアレイの各行を各行の１
本のワード線で選択したが、各行を二重のワード線で選
択を行う半導体メモリ（本願出願人の出願に係る特開昭
59−30294号公報参照）にも適用できるもので、その構
成例の要部を第４図に示している。即ち、通常のメモリ
セルアレイ部40において、複数カラム単位で複数ブロッ
ク401〜40nに分割されており、この複数ブロック401〜4
0nの各行毎に共通に主ワード線MWLが設けられ、上記各
ブロック401〜40n毎に各行に対応する副ワード線SWL1〜
SWLnが設けられており、各ブロック401〜40nに対応して
ブロック選択線BS1〜BSnがカラム方向に設けられてい
る。そして、各ブロックの各行において、主ワード線MW
Lと対応するブロック選択線BS1〜BSnとがそれぞれ論理
ゲート（たとえばノアゲート41）に入力し、このノアゲ
ート41の出力に副ワード線SWL1〜SWLnが対応して接続さ
れている。メモリセルMCは、上記副ワード線SWL1〜SWLn
およびビット線BLに接続されている。
したがって、ブロック選択線BS1〜BSnを選択的に“0"レ
ベルにすることにより、対応するブロック401〜40nを活
性化するように選択可能になっており、仮に主ワード線
MWLが活性化状態（ここでは“0"レベル）になったとき
でもブロック選択が行われない限りメモリセルMCは活性
化せず、低消費電力化が可能になっている。このような
二重ワード線方式の半導体メモリにおけるクリアメモリ
セルアレイ部30の各行においは、主ワード線MWLの信号
とクリアブロック選択信号線CBSの信号とをオアゲート3
1に入力し、このオアゲート31の各出力とクリア制御信
号線33の信号とをナンドゲート32に入力し、このナンド
ゲート32の各出力を副ワード線SWLに接続しておけばよ
い。そうすると、クリア制御信号▲▼が“0"レベル
になると、クリアメモリセルアレイ部30の全ての副ワー
ド線SWLが“1"になり、全てのメモリセルMCに一度に
“0"が書き込まれることになる。なお、クリアメモリセ
ルアレイ部30に通常動作のためのアクセスを行うには、
クリア制御信号▲▼を“1"レベルにすると共にクリ
アブロック選択信号線CBSを“0"レベルにする（活性化
する）ことによって、主ワード線MWLが選択的に“0"レ
ベル（活性化レベル）になったときに対応する副ワード
線SWLが“1"レベルになる。
なお、上記クリアブロック30を常にアクセス可能な状態
にする方式のメモリにあっては、上記クリアブロック選
択信号線CBSを省略し、各行毎の論理ゲートとして、第
５図に示すようにクリア制御信号線33の信号と主ワード
線MWLの信号とが入力するナンドゲート34を用いるよう
に変更すればよい。
［発明の効果］ 上述したように本発明のキャッシュメモリによれば、同
じデータの一括書き込みの対象となるメモリセルアレイ
部に制御信号線および各行に対応する論理ゲートを設け
ることによって、上記メモリセルアレイ部の全てあるい
は一部のワード線を同時に駆動することが可能になる。
したがって、上記メモリセルアレイ部に対する一括クリ
ア動作あるいは一括プリセット動作に際して、順次にワ
ード線を１本づつ駆動する従来例に比べて大幅に高速化
することができる。また、上記動作に際して、他のメモ
リセルアレイ部の通常のワード線は活性化されないの
で、低消費電力化が可能になる。さらに、メモリセルア
レイを分割することなく上記制御信号線および各行毎の
論理ゲートを簡易に、かつ小面積で構成することができ
るので、チップ面積が小さくて済む。
【図面の簡単な説明】
第１図は本発明のキャッシュメモリの一実施例を示す構
成説明図、第２図は第１図中の論理ゲートの一例を示す
論理回路図、第３図（ａ），（ｂ）は第１図中のメモリ
セルの変形例としてスタティック型メモリセルを示す回
路図、第４図は本発明の他の実施例の要部を示す構成説
明図、第５図は第４図中のクリアブロックにおける論理
ゲートの変形例を示す論理回路図、第６図は従来の半導
体メモリを示す構成説明図である。 10,30……クリアメモリセルアレイ部、20,40……通常の
メモリセルアレイ部、11,33……クリア制御信号線、12,
31,32,34……論理ゲート、WL……ワード線、BL……ビッ
ト線、MC……メモリセル、MWL……主リード線、SWL,SWL
1〜SWLn……副ワード線。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】記憶データの一部が一括してクリアまたは
    プリセットされるキャッシュメモリにおいて、マトリク
    ス状にメモリセルが配列された第１のメモリセルアレイ
    部と、マトリクス状にメモリセルが配列され、記憶デー
    タの一括したクリアまたはプリセットの対象となる第２
    のメモリセルアレイ部と、上記第１のメモリセルアレイ
    部および上記第２のメモリセルアレイ部内の各行のメモ
    リセルを直接的あるいは間接的に駆動して上記第１のメ
    モリセルアレイ部および上記第２のメモリセルアレイ部
    内のメモリセルの同一行を選択する行選択手段と、上記
    第２のメモリセルアレイ部のビット線方向に設けられた
    少なくとも一本の制御信号線と、上記第２のメモリセル
    アレイ部の各行に対応して設けられ、上記行選択手段の
    出力信号と上記制御信号線の信号とを論理処理し、この
    論理処理の結果得られた各出力信号を上記第２のメモリ
    セルアレイ部の対応する行のワード線に供給する論理ゲ
    ートとを具備し、上記制御信号線の信号で上記第２のメ
    モリセルアレイ部の記憶データのクリアまたはプリセッ
    トが選択された時に、上記論理ゲートの出力信号により
    上記第２のメモリセルアレイ部内のメモリセルを一括し
    て選択し、選択されない時には上記行選択手段の出力信
    号を上記論理ゲートを介して上記第２のメモリセルアレ
    イ部内のワード線に伝達することにより、上記第１のメ
    モリセルアレイ部内の選択されたメモリセルの行に対応
    する上記第２のメモリセルアレイ部内のメモリセルの行
    を選択することを特徴とするキャッシュメモリ。
  2. 【請求項２】前記第２のメモリセルアレイ部は、前記制
    御信号線の信号によって全てのメモリセルが一括して選
    択されて記憶データのクリアまたはプリセットが行われ
    ることを特徴とする前記特許請求の範囲第１項記載のキ
    ャッシュメモリ。
  3. 【請求項３】前記第２のメモリセルアレイ部は複数に区
    分され、前記制御信号線の信号によって各区分毎にメモ
    リセルが選択されて一括した記憶データのクリアまたは
    プリセットが行われることを特徴とする前記特許請求の
    範囲第１項記載のキャッシュメモリ。
  4. 【請求項４】前記第１のメモリセルアレイ部および第２
    のメモリセルアレイ部は、それぞれ各行に対応して主ワ
    ード線および副ワード線を有し、主ワード線の信号と別
    の制御信号との論理処理を行って対応する副ワード線に
    供給する論理ゲートを有することを特徴とする前記特許
    請求の範囲第１項記載のキャッシュメモリ。
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