JPH01146426A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH01146426A JPH01146426A JP87304879A JP30487987A JPH01146426A JP H01146426 A JPH01146426 A JP H01146426A JP 87304879 A JP87304879 A JP 87304879A JP 30487987 A JP30487987 A JP 30487987A JP H01146426 A JPH01146426 A JP H01146426A
- Authority
- JP
- Japan
- Prior art keywords
- input
- frequency
- signal
- phase
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路に関し、特に入力クロック信号の変動に
よる出力クロック信号の位相同期はずれを抑制する制御
回路に関するものである。
Ｌｏｏｐ）回路に関し、特に入力クロック信号の変動に
よる出力クロック信号の位相同期はずれを抑制する制御
回路に関するものである。
第７図は従来のＰＬＬ回路の構成を示すブロック図であ
り、図中（１）は出力クロック（４ａ）をＮ（Ｎは１以
上の整数）分の１に分周して再生クロック（２ａ）を出
力する分周器カウンタ、（２）は入力クロック（ｌｂ）
および再生クロック（２ａ）の位相差の有無を検出する
位相比較器、（３）は位相比較器（２）からの交流成分
を有する位相比較出力をろ渡して直流成分を取出す低域
フィルタ、（４）は低域フィルタ（３）の出力に応じて
発振周波数を微調整することのできる電圧制御発振器で
ある。
り、図中（１）は出力クロック（４ａ）をＮ（Ｎは１以
上の整数）分の１に分周して再生クロック（２ａ）を出
力する分周器カウンタ、（２）は入力クロック（ｌｂ）
および再生クロック（２ａ）の位相差の有無を検出する
位相比較器、（３）は位相比較器（２）からの交流成分
を有する位相比較出力をろ渡して直流成分を取出す低域
フィルタ、（４）は低域フィルタ（３）の出力に応じて
発振周波数を微調整することのできる電圧制御発振器で
ある。
次に動作について説明する。初期状態において、電圧制
御発振器（４）は低域フィルタ（３）の出力に従い中心
周波数近傍の周波数で発信して出力クロック（４ａ）を
生成する。この出力クロック（４ａ）は分周器カウンタ
（１）により１／Ｎ分周され、再生クロック（２ａ）と
して位相比較器（２）の一方入力として加えられる。こ
のとき、入力クロック（ｌｂ）が位相比較器（２）の他
方入力に加えられる。位相比較器（２）は入力クロック
（１ｂ）と再生クロック（２ａ）との位相を比較し、進
みまたは遅れに対応する交流信号を出力する。
御発振器（４）は低域フィルタ（３）の出力に従い中心
周波数近傍の周波数で発信して出力クロック（４ａ）を
生成する。この出力クロック（４ａ）は分周器カウンタ
（１）により１／Ｎ分周され、再生クロック（２ａ）と
して位相比較器（２）の一方入力として加えられる。こ
のとき、入力クロック（ｌｂ）が位相比較器（２）の他
方入力に加えられる。位相比較器（２）は入力クロック
（１ｂ）と再生クロック（２ａ）との位相を比較し、進
みまたは遅れに対応する交流信号を出力する。
ここで、入力クロック（ｌｂ）の位相が再生クロック（
２ａ）の位相より進んでいたとすると、位相比較器（２
）の信号を低域フィルタ（３）に通すことにより、この
低域フィルタ（３）から出力される発振周波数微調整電
圧は電圧制御発振器（４）の発振周波数を高める方向に
変化する。この結果、入力クロック（ｔｂ）と分周器カ
ウンタ（１）の再生クロック（２ａ）との位相差が減少
し、この両者が同一周波数、同一位相に近付くことにな
る。かかる動作にて発振周波数が高められても依然とし
て入力クロック（ｌｂ）の位相が進んでいた場合には、
これらの動作を繰返すことによって入力クロック（ｔｂ
）と再生クロック（２ａ）とが同一周波数、同一位相に
なるように補正される。
２ａ）の位相より進んでいたとすると、位相比較器（２
）の信号を低域フィルタ（３）に通すことにより、この
低域フィルタ（３）から出力される発振周波数微調整電
圧は電圧制御発振器（４）の発振周波数を高める方向に
変化する。この結果、入力クロック（ｔｂ）と分周器カ
ウンタ（１）の再生クロック（２ａ）との位相差が減少
し、この両者が同一周波数、同一位相に近付くことにな
る。かかる動作にて発振周波数が高められても依然とし
て入力クロック（ｌｂ）の位相が進んでいた場合には、
これらの動作を繰返すことによって入力クロック（ｔｂ
）と再生クロック（２ａ）とが同一周波数、同一位相に
なるように補正される。
一方、入力クロック（１ｂ）の位相が再生クロック（２
ａ）の位相より遅れている場合には、位相比較器（２）
の信号を低域フィルタ（３）に通すことにより、この低
域フィルタ（３）から出力される発振周波数微調整電圧
は電圧制御発振器（４）の発振周波数を低める方向に変
化する。すると、分周カウンタ（１）で分周して得られ
た再生クロック（２ａ）と入力クロック（１ｂ）の位相
差が縮小し、入力クロック（ｌｂ）の位相が再生クロッ
ク（２ａ）より進んでいた場合と同様に、両者が同一周
波数、同一位相になるように近付けられる。かかる動作
により、周波数が低くなっても依然として入力クロック
（ｌｂ）の位相が遅れている場合には、これと同一の動
作を繰返すことによって発振周波数が補正されてゆく。
ａ）の位相より遅れている場合には、位相比較器（２）
の信号を低域フィルタ（３）に通すことにより、この低
域フィルタ（３）から出力される発振周波数微調整電圧
は電圧制御発振器（４）の発振周波数を低める方向に変
化する。すると、分周カウンタ（１）で分周して得られ
た再生クロック（２ａ）と入力クロック（１ｂ）の位相
差が縮小し、入力クロック（ｌｂ）の位相が再生クロッ
ク（２ａ）より進んでいた場合と同様に、両者が同一周
波数、同一位相になるように近付けられる。かかる動作
により、周波数が低くなっても依然として入力クロック
（ｌｂ）の位相が遅れている場合には、これと同一の動
作を繰返すことによって発振周波数が補正されてゆく。
以上のように発振周波数の増減が順次行われて入力クロ
ック（１ｂ）に対して、周波数が一致し、且つ、位相が
一致した出力クロック（４ａ）が得られる。
ック（１ｂ）に対して、周波数が一致し、且つ、位相が
一致した出力クロック（４ａ）が得られる。
この場合、電圧制御発振器（４）の発振周波数機調整用
の入力は、出力クロック（４ａ）のジッタ成分が増大し
ないように、中心周波数の掻く近傍において発振周波数
が制御される。
の入力は、出力クロック（４ａ）のジッタ成分が増大し
ないように、中心周波数の掻く近傍において発振周波数
が制御される。
また、入力クロック（１ｂ）と再生クロック（４ａ）と
が同期状態にあるときには、電圧制御発振器（４）に入
力される発振周波数微調整電圧は所定の直流電圧レベル
の掻く近傍にて僅かな増減を繰返しながら実時間にて位
相を補正することになる。
が同期状態にあるときには、電圧制御発振器（４）に入
力される発振周波数微調整電圧は所定の直流電圧レベル
の掻く近傍にて僅かな増減を繰返しながら実時間にて位
相を補正することになる。
従来のＰＬＬ回路は、入力信号の位相が部分的に変動し
たりして、電圧制御発振器の出力周波数変動範囲を超え
ると位相ロック状態がはずれたり、又電圧制御発振器よ
り出力されるクロック信号を使った信号処理に支障をき
たすなどの問題があった。その−例として第３図に示す
如く、例えば画像の同期信号を入力した場合を例にとる
と、入力信号１と入力信号２は同期しているが位相がず
れており、この２つの入力信号を矢印の位置で切り換え
ると入力信号３になり、部分的に位相が変動してしまい
、結果的には出力クロック信号に支障をぎたす。
たりして、電圧制御発振器の出力周波数変動範囲を超え
ると位相ロック状態がはずれたり、又電圧制御発振器よ
り出力されるクロック信号を使った信号処理に支障をき
たすなどの問題があった。その−例として第３図に示す
如く、例えば画像の同期信号を入力した場合を例にとる
と、入力信号１と入力信号２は同期しているが位相がず
れており、この２つの入力信号を矢印の位置で切り換え
ると入力信号３になり、部分的に位相が変動してしまい
、結果的には出力クロック信号に支障をぎたす。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号位相の急激な変動に対しても、ロッ
クをはずさずに安定したクロックを供給出来るＰＬＬ回
路を得ることを目的とする。
たもので、入力信号位相の急激な変動に対しても、ロッ
クをはずさずに安定したクロックを供給出来るＰＬＬ回
路を得ることを目的とする。
この発明に係るＰＬＬ回路は、入力クロック信号を位相
比較回路へ入力する前に一時メモリへ記憶すると共に、
上記入力クロック信号を同期検知カウンタへ入力し、そ
こで外部基準クロック信号に従って計数し位相ずれ検出
時には分周制御器により、上記位相比較回路へ比較用ク
ロック信号を出力する分周カウンタの分周比を制御し、
制御完了後に上記メモリより入力クロック信号を位相比
較回路へ入力するようにしたものである。
比較回路へ入力する前に一時メモリへ記憶すると共に、
上記入力クロック信号を同期検知カウンタへ入力し、そ
こで外部基準クロック信号に従って計数し位相ずれ検出
時には分周制御器により、上記位相比較回路へ比較用ク
ロック信号を出力する分周カウンタの分周比を制御し、
制御完了後に上記メモリより入力クロック信号を位相比
較回路へ入力するようにしたものである。
この発明による同期検知カクンタは、入力クロック信号
の周期をクロック単位でカウントすることで、入力クロ
ック信号の周期ずれを検出し、周期ずれ検出時には分周
制御器に変化量を与え、この変化量によって分周カウン
タの分周比を入力クロック信号の周期ずれに応じて任意
に変化させる。一方、メモリは分周カウンタの制御完了
まで、入力クロック信号の出力を遅延させ、位相比較器
に入力するクロック信号を、分周カウンタの出力クロッ
ク信号との位相に一定に保つ。
の周期をクロック単位でカウントすることで、入力クロ
ック信号の周期ずれを検出し、周期ずれ検出時には分周
制御器に変化量を与え、この変化量によって分周カウン
タの分周比を入力クロック信号の周期ずれに応じて任意
に変化させる。一方、メモリは分周カウンタの制御完了
まで、入力クロック信号の出力を遅延させ、位相比較器
に入力するクロック信号を、分周カウンタの出力クロッ
ク信号との位相に一定に保つ。
以下、この発明の一実施例を第１図に基づいて説明する
。図において、第２図と同一符号は同一、又は相当部分
を示し、その詳細な説明は省略する。
。図において、第２図と同一符号は同一、又は相当部分
を示し、その詳細な説明は省略する。
図において、（ｌａ）は本実施例における分周カウンタ
、（５）は遅延時間調節の為のメモリ、（６）は遅延時
間を制御する遅延制御器、（７）は入力クロック信号（
１ｂ）の部分的な位相及び周期変動を検知する周期検知
カウンタ、（８）は分周カウンタ（１ａ）の分周比を制
御する分周制御器である。
、（５）は遅延時間調節の為のメモリ、（６）は遅延時
間を制御する遅延制御器、（７）は入力クロック信号（
１ｂ）の部分的な位相及び周期変動を検知する周期検知
カウンタ、（８）は分周カウンタ（１ａ）の分周比を制
御する分周制御器である。
次に上記構成に基づき本実施例の動作について説明する
。−例として、画像の同期信号を入力した場合について
述べる。第３図のタイミングチャートを参考にすると、
入力信号１と入力信号２の２系統の信号があり入力信号
１と入力信号２は同期しているが位相がずれているもの
とする。
。−例として、画像の同期信号を入力した場合について
述べる。第３図のタイミングチャートを参考にすると、
入力信号１と入力信号２の２系統の信号があり入力信号
１と入力信号２は同期しているが位相がずれているもの
とする。
金入力信号１でＰＬＬがロックしていて、入力を矢印の
点で瞬時に入力信号２に切り換えると入力信号３の信号
となり周期が変わってしまう。この周期のずれが第１図
の電圧制御発振器（４）の周波数変動範囲を越えてしま
うとＰＬＬのロックははずれてしまう。そこで入力クロ
ック信号（１ｂ）を位相比較器（２）に入力する前にメ
モリ（５）に入力する。同時に周期検知カウンタ（７）
にも同人カフロック信号（１ｂ）を入力する。周期検知
カウンタ（７）では、入力クロック信号（１ｂ）の周期
をクロック単位でカウントしており、入力クロック信号
の周期が変わった場合、分周制御器（８）に変化量を与
え、そこから分周カウンタ（ｌａ）にリセットもしくは
ロード信号を与え分周カウンタ（ｌａ）の分周比を入力
信号の周期ズレに応じて任意に変化させる（第３図参照
）。一方メモリ（５）は上記処理にて分周カウンタ（１
ａ）を制御するまでの処理遅延時間分だけ入力信号を遅
延させ、位相比較器（２）に入力する信号を分周カウン
タ（ｌａ）の出力信号との位相を常に一定に保つ役割を
果たす。このメモリ（５）での遅延量を制御するのが遅
延制御器（６）である。
点で瞬時に入力信号２に切り換えると入力信号３の信号
となり周期が変わってしまう。この周期のずれが第１図
の電圧制御発振器（４）の周波数変動範囲を越えてしま
うとＰＬＬのロックははずれてしまう。そこで入力クロ
ック信号（１ｂ）を位相比較器（２）に入力する前にメ
モリ（５）に入力する。同時に周期検知カウンタ（７）
にも同人カフロック信号（１ｂ）を入力する。周期検知
カウンタ（７）では、入力クロック信号（１ｂ）の周期
をクロック単位でカウントしており、入力クロック信号
の周期が変わった場合、分周制御器（８）に変化量を与
え、そこから分周カウンタ（ｌａ）にリセットもしくは
ロード信号を与え分周カウンタ（ｌａ）の分周比を入力
信号の周期ズレに応じて任意に変化させる（第３図参照
）。一方メモリ（５）は上記処理にて分周カウンタ（１
ａ）を制御するまでの処理遅延時間分だけ入力信号を遅
延させ、位相比較器（２）に入力する信号を分周カウン
タ（ｌａ）の出力信号との位相を常に一定に保つ役割を
果たす。このメモリ（５）での遅延量を制御するのが遅
延制御器（６）である。
尚、上記実施例では画像の同期信号を入力した場合で、
第３図のように入力信号１から入力信号２へ切り換えた
場合について説明したが、入力信号の切り換え時の周期
ズレのみならず、入力信号が持つジッタなどが大きく、
従来のＰＬＬの制御範囲を超えてしまうような場合でも
、同様の効果がある。また入力信号は、電圧制御発振器
（４）から出力される周波数ならばどの周波数でも可能
であり、デユーティ比も問題とならない。
第３図のように入力信号１から入力信号２へ切り換えた
場合について説明したが、入力信号の切り換え時の周期
ズレのみならず、入力信号が持つジッタなどが大きく、
従来のＰＬＬの制御範囲を超えてしまうような場合でも
、同様の効果がある。また入力信号は、電圧制御発振器
（４）から出力される周波数ならばどの周波数でも可能
であり、デユーティ比も問題とならない。
以上のように、この発明によれば入力信号の部分的な位
相の変化をクロックの分周比を変えることによって位相
比較器の入力の周波数及び位相を常に一致させることが
出来るので、位相同期がはずれることはなく、常に安定
したクロックを供給することが出来る。
相の変化をクロックの分周比を変えることによって位相
比較器の入力の周波数及び位相を常に一致させることが
出来るので、位相同期がはずれることはなく、常に安定
したクロックを供給することが出来る。
第１図はこの発明の一実施例によるＰＬＬ回路を示すブ
ロック図。第２図は従来のＰＬＬ回路を示すブロック図
、第３図はこの発明の一実施例によるタイミングチャー
ト。 図において、（１ａ）は分周カウンタ、（２）は位相比
較器、（３）は低域フィルタ、（４）は電圧制御発振器
、（５）はメモリ、（６）は遅延制御器、（７）は周期
検知カウンタ、（８）は分周制御器。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
ロック図。第２図は従来のＰＬＬ回路を示すブロック図
、第３図はこの発明の一実施例によるタイミングチャー
ト。 図において、（１ａ）は分周カウンタ、（２）は位相比
較器、（３）は低域フィルタ、（４）は電圧制御発振器
、（５）はメモリ、（６）は遅延制御器、（７）は周期
検知カウンタ、（８）は分周制御器。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大 岩 増 雄
Claims (1)
- 直流電圧信号に対応して周波数が変化する電圧制御発振
器の出力クロックを分周カウンタで分周して得られる再
生クロックの位相と、外部からの入力ロックを分周して
得られる基準クロックの位相とを位相比較器で比較し、
この位相比較器の出力信号を平滑して前記電圧制御発振
器に加えるＰＬＬ回路において、上記入力クロックを位
相比較器へ入力前に一定時間記憶するメモリと、入力ク
ロックを入力し、外部からの基準クロックと比較して入
力クロックの周期ずれを検知する周期検知カウンタと、
周期変動量に応じて上記分周カウンタの分周比を制御す
る分周制御器と、分周比制御完了まで上記メモリよりの
入力クロック読み出しを遅延させる遅延制御器とを備え
たことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87304879A JPH01146426A (ja) | 1987-12-02 | 1987-12-02 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP87304879A JPH01146426A (ja) | 1987-12-02 | 1987-12-02 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146426A true JPH01146426A (ja) | 1989-06-08 |
Family
ID=17938377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP87304879A Pending JPH01146426A (ja) | 1987-12-02 | 1987-12-02 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146426A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426399A (en) * | 1993-02-04 | 1995-06-20 | Mitsubishi Electric Corp | Film carrier signal transmission line having separating grooves |
| US6736648B2 (en) | 2001-10-24 | 2004-05-18 | Fujikura Ltd. | Junction box and connector |
| US7061287B2 (en) * | 2003-11-20 | 2006-06-13 | Hynix Semiconductor Inc. | Delay locked loop |
| US7411279B2 (en) | 2004-06-30 | 2008-08-12 | Endwave Corporation | Component interconnect with substrate shielding |
| US7588966B2 (en) | 2004-06-30 | 2009-09-15 | Endwave Corporation | Chip mounting with flowable layer |
-
1987
- 1987-12-02 JP JP87304879A patent/JPH01146426A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426399A (en) * | 1993-02-04 | 1995-06-20 | Mitsubishi Electric Corp | Film carrier signal transmission line having separating grooves |
| US6736648B2 (en) | 2001-10-24 | 2004-05-18 | Fujikura Ltd. | Junction box and connector |
| US7061287B2 (en) * | 2003-11-20 | 2006-06-13 | Hynix Semiconductor Inc. | Delay locked loop |
| US7411279B2 (en) | 2004-06-30 | 2008-08-12 | Endwave Corporation | Component interconnect with substrate shielding |
| US7588966B2 (en) | 2004-06-30 | 2009-09-15 | Endwave Corporation | Chip mounting with flowable layer |
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