JPH01147747A - 拡張仮想記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ インストラクションアドレスのビット数の増加により仮
想記憶−域を拡張する拡張仮想記憶制御方式に関し、 仮想空間の切換えやテーブル書換えを必要とすることな
く拡張域を簡単且つ容易にアクセスすることを目的とし
、 プログラムステータスワードの拡張ビット及び仮想記憶
ビットが有効でインストラクションアドレスが拡張ビッ
ト数であることを判別すると、インストラクションアド
レスを実アドレスとして取扱って全仮想空間の共通部分
を格納した実メモリの拡張域をアクセスする。

［産業上の利用分野］ 本発明は、インストラクションアドレスのビット譚の増
加により仮想記憶領域を拡張する拡張仮想記憶制御方式
に関する。

近年、ソフトウェアの開発量は膨大であり、このような
膨大なソフトウェアを格納するためにシステムの仮想記
憶空間も増大の一途にある。

［従来の技術］ このような仮想記憶空間の増大にあっては、旧来のソフ
トウェア資産を有効に利用できるようにするため、互換
性という制限があり、例えばプログラムステータスワー
ド（ＰＳＷ）のインストラクションアドレス（ＩＡ）は
通常、２４ビツトであることから、１空間当りの記憶バ
イト数は１６ＭＢとなり、ソフトウェアの増大に対して
は１６ＭＢ単位で仮想空間を増加させることで対処して
いる。

第６図は、１６ＭＢ単位で仮想空間を増大させた従来の
マルチ仮想記憶（ＭＶＳ）の説明図であり、空間番号１
〜ｎで示される１　６ＭＢの各空間領域は、Ｏ８等の共
通領域、ユーザＪＯＢｌ域及びＪＯＢ共通領域に分けら
れており、現在のシステムにあっては６４ＭＢｘ１２Ｂ
空間をサポートすることができる。

［発明が解決しようとする問題点］ しかしながら、このような従来のマルチ仮想記憶にあっ
ては、年々のソフトウェアの開発によるＯ８等の共通域
の増大に対しては対処が成されていない。

即ち、機能追加等によるＯ８等の共通域の増大及びユー
ザＪＯＢの投入数が増加することによる共通データ域（
ＪＯＢ共通域）の増大、更には近年発達してきたデータ
ベースの利用等があると、１つの空間領域の中で共通部
分（Ｏ３等の共通域及びＪＯＢ共通域）が増大するため
ユーザＪＯＢ域が必然的に減少し、この減少したユーザ
ＪＯＢ領域を他の空間に共通部分と共に増設することと
なる。

そのため、仮想空間の増加で空間切換えが多発し、オー
バヘッドによって処理性能が低下する結果を招いている
。

このような空間切換えの多発による処理性能の低下を解
決するためには、プログラムステータスワード（ＰＳＷ
）を変更し、使用できるインストラクションアドレス（
ＩＡ）を従来の２４ビツトから２８．３１あるいは４８
ビツトに拡張し、１空間のバイト数を増加させる拡張仮
想記憶が提案されている。

第７図は従来の拡張仮想記憶の説明図であり、例えば第
８図に示すように、２４ビツトのインストラクションア
ドレス（ＩＡ＞をもつ従来のプログラムステータスワー
ド（ＰＳＷ）を３１ビツトのインストラクションアドレ
ス（ＩＡ）をもった新たな拡張インストラクションワー
ド（拡張ＰＳＷ）に変更し、それぞれのＰＳＷに■Ｓ拡
張モードの有無を識別する拡張ビットを持たせる。

このような新たな拡張ＰＳＷによって第７図に示すよう
に、１６ＭＢの仮想空間を例えば３１ビツトの場合には
２ＧＢに拡張することができ、共通部分の増大に対する
ユーザＪＯＢ域の減少に有効に対応することができる”
。

しかし、このようなビット拡張による仮想記憶にあって
は、拡張領域のアクセス時に従来方式との互換性を取る
ため、ＰＳＷの拡張ビットが有効であったならば（拡張
モード）、ダイナミックアドレス変換回路（ＤＡＴ）に
設けている仮想アドレス（論理ページアドレス）から実
アドレス（物理ページアドレス）への変換テーブルを拡
張領域に対応した実アドレスへの変換テーブルに書換え
るソフト処理を必要とし、このテーブル書換えによるオ
ーバヘッドで拡張領域のアクセス速度が低下する問題が
あった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、仮想空間の切換えやデーブルー換を必要とするこ
となく拡張領域を簡単且つ容易にアクセスできるように
した拡張仮想記憶制御方式を提供することを目的とする
。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、本発明は、仮想記憶の拡張に対処でき
るアーキテクチャを備えた処理装置を対象としており、
主記憶としての実メモリ１４における１　６ＭＢの仮想
記憶域１６にビット拡張に応じた拡張域１８が追加され
る。

また本発明の拡張仮想記憶制御方式は、従来の仮想空間
の中で共通域として使用されるシステムコントロールプ
ログラム（ＳＣＰ）やシステムワーキングエリア（ＳＷ
Ａ）等のＯ８部分及び共通バッファとしてのＪＯＢ共通
域が各仮想空間で共通に取扱われ、この共通部分は仮想
記憶上で特に管理すべき性質のものでない点に着目し、
この共通部分を拡張域１８に追い出して共通域として取
扱うことを前提に成されたものである。

まず本発明の制御方式にあっては、拡張モードを識別す
る拡張ビット（ＢＣ）と仮想記憶モードを識別する仮想
記憶ビット（Ｖ）とを備え、更にインストラクションア
ドレス（ＩＡ＞が例えば２８ビツトに拡張された拡張さ
れた新たなプログラムステータスワード（ＰＳＷ）が準
備される。

メモリアクセス時には、拡張ビット判別部１０でプログ
ラムステータスワード（ＰＳＷ）の拡張ビット（ＢＣ）
と仮想記憶ビット（Ｖ）を見て両者が有効か否か判別し
、両者が有効であればインストラクションアドレス（Ｉ
Ａ）が従来の２４ビツトにより大きい拡張ビットか否か
判別する。

拡張ビットであることが判別されると、アドレス変換部
１２で仮想アドレスから実アドレスへの変換を行なわず
にインストラクションアドレス（ＩＡ）をそのまま実ア
ドレスとして取扱って実メモリ１４の拡張域１８をアク
セスする。。

［作用コ ビット拡張されたインストラクションアドレス（ＩＡ）
をもつプログラムステータスワード（ＰＳＷ）によるア
クセスを受けると、拡張ビット（ＥＣ）及び仮想記憶ビ
ット（Ｖ）から拡張仮想記憶モードであることを判別し
、更にインストラクションアドレス（ＩＡ）が拡張ビッ
トで成ることを判別して仮想アドレスから実アドレスへ
の変換を行なわずにインストラクションアドレス（ＩＡ
）を実アドレスとして取扱って実メモリの拡張域をアク
セスする。

実メモリの拡張域には各仮想空間に共通なＯ８部分やＪ
ＯＢ共通域が格納され、このため拡張域に機能追加等に
より増大した仮想空間の共通部分が格納でき、この結果
、仮想空間のユーザＪＯＢ域を減少させる必要がなく、
逆にユーザＪＯＢ域を拡張域への共通部分の追い出しで
拡大することができる。

また拡張域は実アドレスとして取扱われるため、仮想空
間の切換え多発に起因したオーバヘッドによる性能低下
がない。

更に、拡張域は実アドレスとして取扱うため、実アドレ
スへの変換テーブルを準備する必要もなく、拡張部分の
テーブル変換に伴なうオーバヘッドも起きない。

［実施例］ 第２図は本発明の一実施例をハードウェア及びデータの
流れと共に示した実施例構成図である。

第２図において、この実施例の処理装置は仮想記憶の拡
張に対処できるアーキティクチャーを備えた処理装置を
対象としており、仮想記憶領域の拡張を実現するため、
主記憶としての実メモリ１４は２４ビツトのインストラ
クションアドレスＩＡに対応した従来の仮想記憶域１６
にビット拡張に応じた拡張域１８を追加している。

このような仮想記憶の拡張に対処できるアーキティクチ
ャーを備えた処理装置に対し、拡張仮想記憶のために新
たに作られたプログラムステータスワードＰＳＷが準備
される。この新たなプログラムステータスワードＰＳＷ
には仮想記憶ビット（Ｖ）と拡張／非拡張ビット（ＥＣ
／ＢＣ）が追加される。仮想記憶ビット（Ｖ）はビット
「１」で仮想記憶モードを有効とし、ビット「０」で仮
想記憶モードを解除、即ち非仮想記憶モードとする識別
ビットである。また、拡張ビット（ＥＣ／ＢＣ）はビッ
ト「１」で拡張モード（ＥＣ）となり、ビット「０」で
非拡張モード、即ち従来モード（ＢＧ＞となる。

第３図は本発明の拡張仮想記憶制御で使用するプログラ
ムステータスワードの具体例を示す。

即ち、第３図（ａ）はインストラクションアドレスＩＡ
が２４ビツトとなる従来の仮想記憶に適用されるプログ
ラムステータスワードＰＳＷであり、この場合、仮想記
憶ビット（Ｖ）がビット「１」であることから仮想記憶
モードとなり、−方、拡張ビット（ＥＣ／ＢＣ）は「０
」であることから非拡張モードとなる。

第３図（ｂ）はインストラクションアドレス■Ａを３１
ビツトに拡張したときのプログラムステータスワードＰ
ＳＷであり、この場合には仮想記憶ビット（Ｖ）が「１
」となって仮想記憶モードを指定し、また拡張ビット（
ＥＣ／ＢＣ）ビットが「１」となって拡張モードを指定
する。

更に、第３図（Ｃ）はインストラクションアドレスＩＡ
を２８ビツトに拡張した場合のプログラムステータスワ
ードＰＳＷを示し、この場合も同図（ｂ）と同様に仮想
記憶ビット（Ｖ）及び拡張ビット（ＥＣ／ＢＣ）が共に
「１」となって仮想記憶で且つ拡張モードを指定する。

再び、第２図を参照するに、この実施例にあっては第３
図（Ｃ）に示したインストラクションアドレスＩＡを２
８ビツトに拡張したプログラムステータスワードＰＳＷ
を対象としており、メモリアクセスで与えられたプログ
ラムステータスワードＰＳＷの仮想記憶ビット（Ｖ）は
ビットレジスタ２０にセットされ、また拡張ビット（Ｅ
Ｃ／ＢＣ）はピットレジスタ２２にセットされる。プロ
グラムステータスワードＰＳＷのインストラクションア
ドレスＩＡは点線で拡大して示すように２８ビツトに拡
張されており、下位２４ビツトに対し拡張部分として上
位４ビツトを追加して２８ビツトとしている。

２８ビツトに拡張されたインストラクションアドレスＩ
Ａの上位４ビツトはマルチプレクサ２４に入力され、マ
ルチプレクサ２４には４ビツトをオール零とする他の切
換入力が与えられており、ピットレジスタ２２の出力に
よりマルチプレクサ２４の切換制御が行なわれる。即ち
、ピットレジスタ２２に拡張ビット（ＥＣ／ＢＣ）がビ
ット「１」が格納された拡張モードの際にはマルチプレ
クサ２４はインストラクションアドレスＩＡの上位４ビ
ツトを出力する。一方、拡張ビット（ＥＣ／ＢＣ）のビ
ットｒＯＪとなる非拡張モードのときマルチプレクサ２
４はオール零を出力する。

マルチプレクサ２４の出力（並列４ビツト出力）は４人
力のＯＲゲート２６に入力され、ＯＲゲート２６は拡張
モードでビット「１」を出力し、非拡張モードでビット
ｒＯＪを出力する。ＯＲゲート２６の出力はＮＡＮＤゲ
ート２８の一方に入力され、ＮＡＮＤゲート２８の他方
にはピットレジスタ２２の出力が与えられる。このため
ＮＡＮＤゲート２８は拡張モードでビットｒＯＪを出力
し、非拡張モードでビット「１」を出力する。ＮＡＮＤ
ゲート２８の出力は更にＡＮＤゲート３０の一方に入力
され、ＡＮＤゲート３０の他方の入力にはピットレジス
タ２０の出力が与えられる。そのためＡＮＤゲート３０
は仮想記憶モードで且つ拡張モードのときビット「０」
を出力し、仮想記憶モードで且つ非拡張モードのときビ
ット「１」を出力する。そして、ＡＮＤゲート３０の出
力結果に応じ仮想記憶モード（■モード）としてインス
トラクションアドレスＩＡを取扱うか実アドレスモード
（Ｒモード）としてインストラクションアドレスＩＡを
取扱うかが決定される。即ち、ＡＮＤゲート３０の出力
が「１」のときインストラクションアドレスＩＡを仮想
記憶モードとして取扱い、ＡＮＤゲート３０の出力が「
０」のとき実アドレスモードとして取扱うようになる。

その結果、ピットレジスタ２０，２２、マルチプレクサ
２４、ＯＲゲート２６、ＮＡＮＤゲート２８及びＡＮＤ
ゲート３０によって第１図の原理説明図に示した拡張モ
ード判別部１０としてのハ−ドウエアが構成されている
。

ＡＮＤゲート３０の出力「１」に基づいて仮想記憶モー
ドとしての取扱いが判別されると、インストラクション
アドレスの下位２４ビツトとマルチプレクサ２４により
オール零とされた上位４ビツトが動的アドレス変換回路
（ＤＡＴ回路）３２の論理アドレスレジスタ３４に送ら
れる。ここで、インストラクションアドレスＩＡは周知
のように論理ページアドレスで成る上位ビットとページ
内アドレスで成る下位ビットに区切られていることから
、論理ページアドレスをアドレス変換テーブル３６に与
えて実ページアドレスに変換し、物理アドレスレジスタ
３８で論理アドレスレジスタの下位ビットからそのまま
得られたページ内アドレスと組合わせて実メモリ１４の
仮想記憶領域をアクセスする。

一方、ＡＮＤゲート３０の出力がビットｒＯＪとなって
拡張モードが判別されたときには、マルチプレクサ２４
を介してインストラクションアドレスの上位４ビツトが
そのまま得られることから、動的アドレス変換回路３２
による仮想アドレスから実アドレスへの変換処理を行な
わずにインストラクションアドレスＩＡの下位２４ビツ
トと組合わせて実メモリ１４のアドレス指定により拡張
域１８をアクセスする。

次に、第２図の実メモリ１４に設けた拡張域１８に格納
される記憶内容を説明する。

第４図は本発明の拡張仮想記憶制御方式を実現するため
の拡張域に対する仮想空間からのデータ追出しの一例を
示した説明図である。

第４図において、従来のある１つの仮想空間を見ると、
図示のようにシステムコントロールプログラムＳＣＰ、
システムワーキングエリアＳＷＡを備えたＯ８等の共通
域、アプリケーションプログラムをフレーム単位で格納
したユーザＪＯＢ域及び各種の共通バッファを備えた共
通データ域としてのＪＯＢ共通域で構成されている。

ここで、Ｏ８共通域及びＪＯＢ共通域はすべての仮想空
間において共通に使用される部分であり、仮想記憶上で
特に取扱う性質のものではない。そこで本発明にあって
は、機能追加等に伴うＯ８共通域及びＪＯＢ共通域の増
加に対しシステムコントロールプログラムＳＣＰの一部
及びシステムワーキングエリアＳＷＡの一部を拡張域１
８となる１　６ＭＢ以降の、例えば２２ＭＢまでの６Ｍ
Ｂ領域に５ＣＰ２及び５ＷＡ２として移動する。更に、
ＪＯＢ共通域の共通バッファについても拡張域１８とな
る２２ＭＢ以降の４ＭＢ領域のそれぞれに共通バッファ
２，３として分けて移動する。

このような拡張域１８に対する５ＣＰ２．５ＷＡ２及び
共通バッファ２，３の追出しにより、１６ＭＢの仮想記
憶領域１６のＯ８共通域は従来の１０ＭＢから６ＭＢに
減少でき、その結果、ユーザＪＯＢ領域を従来の４ＭＢ
から８ＭＢに拡大することができ、これによって新たな
アプリケーションプログラムのフレームを追加すること
ができる。

第５図は第４図に示すような仮想記憶領域の共通域を拡
張領域に追い出して格納したときの仮想記憶の説明図で
あり、１６ＭＢまでの仮想領域については空間番号Ｑ−
ｎで示すマルチ仮想記憶が実メモリの仮想記憶領域１６
を使用して従来方式とまったく同様に行なわれ、１６Ｍ
Ｂ以降の拡張域１８は全仮想空間０−ｎに対する共通域
となるため、仮想空間Ｑ−ｎに対しては空間切換えによ
り実メモリの仮想領域１６として使用されるが、１６Ｍ
Ｂ以降の共通域としての拡張域は実メモリ１４の拡張領
域１８に固定的に格納されて空間切換えの対象とはなら
ない。このため１６ＭＢを越える拡張域１８を設けても
、仮想空間における空間切換えを必要とせずに各仮想空
間について共通に拡張域を使用することができ、更に第
２図の実施例に示したように、拡張域１８については実
アドレスとして取扱われることから、実メモリの拡張領
域を含めた仮想空間とする従来方式で要求された拡張仮
想領域をアクセスするためのアドレス変換テーブルの書
換えも不要にできる。

尚、第２図の実施例は２８ビツトに拡張されたインスト
ラクションアドレスＩＡをもつプログラムステータスワ
ードＰＳＷを対象としたが、２６ビット、３１ビツトあ
るいは４８ビツト等の適宜の拡張ビットについても同様
に対処することができる。

［発明の効果］ 以上説明してきたように本発明によれば、仮想記憶の拡
張が簡単且つ容易に実現でき、空間切換えやテーブル書
換えによるオーバーヘッドを生じないことから処理性能
をより向上することができる。

また、従来の仮想記憶制御は変更しないことから、従来
の仮想記憶との互換性を充分に確保することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明のプログラムステータスワードＰＳＷ説
明図： 第４図は従来域から本発明の拡張域への追出し説明図： 第５図は本発明の拡張仮想記憶と実メモリの対応説明図
： 第６図は従来のマルチ仮想記憶説明図；第７図は従来の
拡張仮想記憶説明図： 第８図は拡張用プログラムステータスワードＰＳＷ説明
図である。 図中、 １０：拡張モード判別部 １２ニアドレス変換部 １４：実メモリ １６：仮想記憶域 １８：拡張域 ２０．２２：ビットレジスタ ２４：マルチプレクサ ２６：ＯＲゲート ２８：ＮＡＮＤゲート ３０：ＡＮＤゲート ３２：動的アドレス変換回路 ３４：論理アドレスレジスタ ３６：アドレス変換テーブル ３８：物理アドレスレジスタ 、ｓｔｅ月ａ−＋　ＰＳＷ　’ｄｔａＴ４　＠第３図

Claims (2)

【特許請求の範囲】
1. （１）仮想記憶領域の拡張に対処できるアーキテクチャ
   を備えた情報処理装置であつて、 拡張モードを識別する拡張ビット（ＥＣ）と仮想記憶モ
   ードを識別する仮想記憶ビット（Ｖ）とを備えたプログ
   ラムステータスワード（ＰＳＷ）を有し、 該プログラムステータスワード（ＰＳＷ）の拡張ビット
   （ＥＣ）が有効で且つ仮想記憶ビット（Ｖ）が有効であ
   る時、インストラクションアドレス（ＩＡ）が非拡張ビ
   ット数より大きいか否かを拡張モード判別部（１０）で
   判別し、 非拡張ビット数より大きい時にはアドレス変換部（１２
   ）で仮想アドレスから実アドレス変換を行なわずに前記
   プロクドラムステータスワード（ＰＳＷ）のインストラ
   クションアドレス（ＩＡ）を実メモリ（１４）の拡張域
   （１８）に対する実アドレスとして取扱うようにしたこ
   とを特徴とする拡張仮想記憶制御方式。
2. （２）前記実アドレスとして取扱われる実メモリ（１４
   ）の拡張域（１８）に、仮想記憶領域（１６）の中の共
   通域で使用するデータ、プログラム等を格納したことを
   特徴とする特許請求の範囲第１項記載の拡張仮想記憶制
   御方式。