JPS628245A - 仮想記憶方式 - Google Patents
仮想記憶方式Info
- Publication number
- JPS628245A JPS628245A JP60147831A JP14783185A JPS628245A JP S628245 A JPS628245 A JP S628245A JP 60147831 A JP60147831 A JP 60147831A JP 14783185 A JP14783185 A JP 14783185A JP S628245 A JPS628245 A JP S628245A
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- 238000000034 method Methods 0.000 claims abstract description 13
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶方式に関し、特にタグを有するデータ
を処理する計算機システムにおける仮想記憶方式に関す
る。
を処理する計算機システムにおける仮想記憶方式に関す
る。
従来から計算機システムでは、実メモリ容量より大きな
アドレス空間でプログラムを実行するために仮想記憶方
式が採用され、プログラムから見える論理的なアドレス
空間（仮想空間）は、物理的な実メモリ容量で決まる実
アドレス空間（実空間）とは無関係に大きくすることが
可能になった（村岡洋−著：コンピュータアーキテクチ
ャ、近代科学社、コンピュータサイエンス大学講座、ｐ
ｐ。
アドレス空間でプログラムを実行するために仮想記憶方
式が採用され、プログラムから見える論理的なアドレス
空間（仮想空間）は、物理的な実メモリ容量で決まる実
アドレス空間（実空間）とは無関係に大きくすることが
可能になった（村岡洋−著：コンピュータアーキテクチ
ャ、近代科学社、コンピュータサイエンス大学講座、ｐ
ｐ。
７７−９０．１９８１）。
一方、従来の一般的な汎用計算機では命令とデータの区
別がなく、データの型はそのデータを処理するプログラ
ムによって規定される６例えば、あるデータのビットパ
ターンが文字を表わすのか数値を表わすのかは、そのデ
ータを処理するプロダラムの論理的な意味付けによって
異なる。したがって、データ型によってダイナミックに
処理を行なうためには、プログラムでデータ型の管理を
行なう必要があり、記述能力や性能の面で問題があった
。
別がなく、データの型はそのデータを処理するプログラ
ムによって規定される６例えば、あるデータのビットパ
ターンが文字を表わすのか数値を表わすのかは、そのデ
ータを処理するプロダラムの論理的な意味付けによって
異なる。したがって、データ型によってダイナミックに
処理を行なうためには、プログラムでデータ型の管理を
行なう必要があり、記述能力や性能の面で問題があった
。
そこで、データ型を表わすタグをデータに付加すること
により、データ自身に論理的な意味付けを行なうタグア
ーキテクチャが考えられた（Ｇ。
により、データ自身に論理的な意味付けを行なうタグア
ーキテクチャが考えられた（Ｇ。
Ｊ、 Ｍｙｅｒｓ ： Ａｄｖａｎｃｅｓ ｉｎ Ｃ
ｏｍｐｕｔｅｒ Ａｒｃｈｉ−ｔｅｃｔｕｒｅ、 Ａ
Ｗｉｌｌｅｙ −１ｎｔｅｒｓｃｉｅｎｃｅ ｐｕ
ｂｌｉ−ｃａｔｉｏｎ＋ ｐｐ、３７−４５．１９７８
）。
ｏｍｐｕｔｅｒ Ａｒｃｈｉ−ｔｅｃｔｕｒｅ、 Ａ
Ｗｉｌｌｅｙ −１ｎｔｅｒｓｃｉｅｎｃｅ ｐｕ
ｂｌｉ−ｃａｔｉｏｎ＋ ｐｐ、３７−４５．１９７８
）。
（発明が解決しようとする問題点〕
しかし、従来のデータ形式にタグを付加するには、計算
機の語長を拡張する、計算機の語長はそのままでデータ
の語長を短くする、あるいはデータを指すアドレス側に
そのデータ型を表わすタグを付加するなどの方式が考え
られるが、第１および第２の方式では、従来の計算機と
の互換性が悪く、ハードウェア資源の共有やデータの共
有等が難しくなるという欠点がある。
機の語長を拡張する、計算機の語長はそのままでデータ
の語長を短くする、あるいはデータを指すアドレス側に
そのデータ型を表わすタグを付加するなどの方式が考え
られるが、第１および第２の方式では、従来の計算機と
の互換性が悪く、ハードウェア資源の共有やデータの共
有等が難しくなるという欠点がある。
一方、第３の方式では、前述の仮想記憶方式の仮想アド
レスと付加されるタグのビット長の総和が従来の計算機
の語長より小さい場合はあまり問題はなかったが、仮想
空間の拡張によって仮想アドレスのビット幅が大きくな
るとタグを付加することができず、したがってタグを付
加するためには、仮想空間の大きさを制限しなければな
らないという欠点がある。
レスと付加されるタグのビット長の総和が従来の計算機
の語長より小さい場合はあまり問題はなかったが、仮想
空間の拡張によって仮想アドレスのビット幅が大きくな
るとタグを付加することができず、したがってタグを付
加するためには、仮想空間の大きさを制限しなければな
らないという欠点がある。
Ｃ問題点を解決するための手段〕
本発明の仮想記憶方式は、タグ付きデータを処理する中
央処理装置と、前記データを実アドレスで記憶するメイ
ンメモリと、前記データを仮想アドレスで記憶する２次
記憶装置と、前記タグが表わすデータ型に応じてそれぞ
れ異なるように前記２次記憶装置上に構成された複数の
仮想空間とを有する。
央処理装置と、前記データを実アドレスで記憶するメイ
ンメモリと、前記データを仮想アドレスで記憶する２次
記憶装置と、前記タグが表わすデータ型に応じてそれぞ
れ異なるように前記２次記憶装置上に構成された複数の
仮想空間とを有する。
次に、本発明について図面を参照して説明する。
第５図は本発明による仮想記憶方式の一実施例を示す概
略ブロック図である。
略ブロック図である。
タグ付きデータを処理する中央処理装置１０は、実アド
レスでデータを記憶するメインメモリ２０に接続されて
おり、メインメモリ２０は仮想アドレスでデータを記憶
する２次記憶装２３０に接続されている。２次記憶装置
３０上に記憶される仮想空間およびメインメモリ２０上
に記憶される実空間は、いずれもページという単位に分
割されている。仮想空間上のページは、中央処理装置１
０によって必要に応じて実空間上のページにロードされ
、実アドレスによって中央処理装置１０からアクセスさ
れる。
レスでデータを記憶するメインメモリ２０に接続されて
おり、メインメモリ２０は仮想アドレスでデータを記憶
する２次記憶装２３０に接続されている。２次記憶装置
３０上に記憶される仮想空間およびメインメモリ２０上
に記憶される実空間は、いずれもページという単位に分
割されている。仮想空間上のページは、中央処理装置１
０によって必要に応じて実空間上のページにロードされ
、実アドレスによって中央処理装置１０からアクセスさ
れる。
このような仮想記憶方式は周知であり、ここではこれ以
上詳しく述べない。
上詳しく述べない。
本発明の仮想記憶方式では、仮想空間は第２図に示すよ
うにデータ型によって複数に分割されている。この分割
単位をセグメントと呼ぶ。データ型が２″個ある場合、
仮想空間は２″個に分割される。各セグメントは、前述
のページ単位にさらに小さく分割されている。
うにデータ型によって複数に分割されている。この分割
単位をセグメントと呼ぶ。データ型が２″個ある場合、
仮想空間は２″個に分割される。各セグメントは、前述
のページ単位にさらに小さく分割されている。
第２図のような仮想空間を構成するための仮想アドレス
の形式の一例を第３図に示す。この仮想アドレス１１０
は、タグ部１２０ 、Ｐ Ｉ Ｄ （ＰａｇｅＩ ｄｅ
ｎＬｉｆｉｃａｔｉｏｎ ）部１３０およびオフセント
部１４０の３つの部分から構成されている。タグ部１２
０は、仮想アドレス１１０で指されるデータのデータ型
を定義すると同時に、仮想空間上でのセグメント番号を
表わしている。ＰＩＤ部１３０は、タグ部１２０で示さ
れるセグメント内でのページ番号を表わしている。オフ
セット部１４０は、ＰＩＤ部１３０で示されるページ内
でのアドレス偏位を表わしている。
の形式の一例を第３図に示す。この仮想アドレス１１０
は、タグ部１２０ 、Ｐ Ｉ Ｄ （ＰａｇｅＩ ｄｅ
ｎＬｉｆｉｃａｔｉｏｎ ）部１３０およびオフセント
部１４０の３つの部分から構成されている。タグ部１２
０は、仮想アドレス１１０で指されるデータのデータ型
を定義すると同時に、仮想空間上でのセグメント番号を
表わしている。ＰＩＤ部１３０は、タグ部１２０で示さ
れるセグメント内でのページ番号を表わしている。オフ
セット部１４０は、ＰＩＤ部１３０で示されるページ内
でのアドレス偏位を表わしている。
第４図に、第３図の仮想アドレス１１０に対応して変換
された実アドレスの形式を示す。実アドレス２１０は、
ＲＰＮ （Ｒｅａｌ Ｐａｇｅ Ｎｕｍｂｅｒ）部２２
０およびオフセット部２３０の２つの部分から構成され
ている。ＲＰＮ部２２０は、実空間上でのページ番号を
表わしている。オフセット部２３０は、ＲＰＮ部２２０
で示されるページ内でのアドレス偏位を表わし、第３図
のオフセット部１４０と同一のものになっている。
された実アドレスの形式を示す。実アドレス２１０は、
ＲＰＮ （Ｒｅａｌ Ｐａｇｅ Ｎｕｍｂｅｒ）部２２
０およびオフセット部２３０の２つの部分から構成され
ている。ＲＰＮ部２２０は、実空間上でのページ番号を
表わしている。オフセット部２３０は、ＲＰＮ部２２０
で示されるページ内でのアドレス偏位を表わし、第３図
のオフセット部１４０と同一のものになっている。
一方、第３図に示したタグ部１２０は、中央処理装［１
０によりてデータ型が識別され、その情報はアクセスし
たデータを処理する屍に利用される。
０によりてデータ型が識別され、その情報はアクセスし
たデータを処理する屍に利用される。
第１図は中央処理装置１０の内部ブロックの一例を示し
ている。制御部５１０は各ブロックを制御しており、デ
ータバスおよび制御パスによって各ブロックと接続され
ている。演算部５２０は、制御部５１０から入力される
データと制御情報とによりデータの演算を行なう、タグ
チェック部５３０は、制御部５１０から入力される仮想
アドレス１１０のタグ部１２０からデータ型を識別し、
データ型識別信号を制御部５１０に出力する。制御部５
１０は、タグチェック部５３０から検出したデータ型識
別信号に従ってデータに対する処理を決定する。アドレ
ス変換部５４０は、制御部５１０から入力される仮想ア
ドレス１１０で示されるページがメインメモリ２０にあ
るか否かを判定する。もしメインメモリ２０にあれば、
仮想アドレス１１０を実アドレス２１０に変換し、もし
メインメモリ２０になければ、ページフォールト信号を
制御部５１０に出力する。制御部５１０は、アドレス変
換部５４０からページフォールト信号を検出すると、ア
クセス要求のあったページを２次記憶装置３０からメイ
ンメモリ２０に転送し、第３図のタグ部１２０およびＰ
ＩＤ部１３０に対応させて第４図のＲＰＮ部２２０を割
り当てる。
ている。制御部５１０は各ブロックを制御しており、デ
ータバスおよび制御パスによって各ブロックと接続され
ている。演算部５２０は、制御部５１０から入力される
データと制御情報とによりデータの演算を行なう、タグ
チェック部５３０は、制御部５１０から入力される仮想
アドレス１１０のタグ部１２０からデータ型を識別し、
データ型識別信号を制御部５１０に出力する。制御部５
１０は、タグチェック部５３０から検出したデータ型識
別信号に従ってデータに対する処理を決定する。アドレ
ス変換部５４０は、制御部５１０から入力される仮想ア
ドレス１１０で示されるページがメインメモリ２０にあ
るか否かを判定する。もしメインメモリ２０にあれば、
仮想アドレス１１０を実アドレス２１０に変換し、もし
メインメモリ２０になければ、ページフォールト信号を
制御部５１０に出力する。制御部５１０は、アドレス変
換部５４０からページフォールト信号を検出すると、ア
クセス要求のあったページを２次記憶装置３０からメイ
ンメモリ２０に転送し、第３図のタグ部１２０およびＰ
ＩＤ部１３０に対応させて第４図のＲＰＮ部２２０を割
り当てる。
次に、実際にタグ付きデータが演算される過程を具体例
で示しながら説明する。ここでは、整数データと浮動少
数点数データの加算を実行する場合を示す。まず、演算
すべき第１のデータ（整数Ｘとする）を指す仮想アドレ
ス（ＶＡ＋）をタグチェック部５３０に入力し、データ
型を識別する。
で示しながら説明する。ここでは、整数データと浮動少
数点数データの加算を実行する場合を示す。まず、演算
すべき第１のデータ（整数Ｘとする）を指す仮想アドレ
ス（ＶＡ＋）をタグチェック部５３０に入力し、データ
型を識別する。
この場合、整数データを表わす信号＜ ｆ ｉｘｎｕｍ
＞が検出される０次に、演算すべき第２のデータ（浮
動少数点数Ｙとする）を指す仮想アドレス（ＶＡｚ）を
同じくタグチェック部５３０に入力し、浮動少数点数デ
ータを表わす信号＜ｆｌｔｎｕｍ＞が検出される。
＞が検出される０次に、演算すべき第２のデータ（浮
動少数点数Ｙとする）を指す仮想アドレス（ＶＡｚ）を
同じくタグチェック部５３０に入力し、浮動少数点数デ
ータを表わす信号＜ｆｌｔｎｕｍ＞が検出される。
制御部５１０は、第１のデータ型識別信号＜Ｈｘｎｕｍ
〉と第２のデータ型識別信号＜ｆｌｔｎｕｓ＞とを比較
して一致していないことを認識し、この場合、第１のデ
ータを浮動少数点数に変換することを決定する。そこで
、第１のデータを読み出すために仮想アドレスＶＡ、を
アドレス変換部５４０に入力する。ここで、ページフォ
ールト信号が発生しないと仮定して、仮想アドレスＶ
Ａ ＋ に対する実アドレスＲＡ ＋ を得る。制御部
５１０は、実アドレスＲＡＩ によってメインメモリ２
０から第１のデータＸを読み出し、次に整数Ｘを浮動少
数点数Ｘ′に変換する処理を行なう。浮動少数点数Ｘ′
は、例えば演算部５２０の内部レジスタなどに一旦格納
される。次に、制御部５１０は第２のデータを読み出す
ために仮想アドレス■Ａ２をアドレス変換部５４０に入
力し、前述と同様にして実アドレスＲＡ２を得た後、メ
インメモリ２０から第２のデータＹを読み出す。最後に
制御部５１０は、内部レジスタに格納されている浮動少
数点数Ｘ゛と続出した第２のデータＹとの浮動少数点数
加算を演算部５２０に指示し、演算結果Ｚを浮動少数点
数データとして内部レジスタまたはメインメモリ２０に
格納する。
〉と第２のデータ型識別信号＜ｆｌｔｎｕｓ＞とを比較
して一致していないことを認識し、この場合、第１のデ
ータを浮動少数点数に変換することを決定する。そこで
、第１のデータを読み出すために仮想アドレスＶＡ、を
アドレス変換部５４０に入力する。ここで、ページフォ
ールト信号が発生しないと仮定して、仮想アドレスＶ
Ａ ＋ に対する実アドレスＲＡ ＋ を得る。制御部
５１０は、実アドレスＲＡＩ によってメインメモリ２
０から第１のデータＸを読み出し、次に整数Ｘを浮動少
数点数Ｘ′に変換する処理を行なう。浮動少数点数Ｘ′
は、例えば演算部５２０の内部レジスタなどに一旦格納
される。次に、制御部５１０は第２のデータを読み出す
ために仮想アドレス■Ａ２をアドレス変換部５４０に入
力し、前述と同様にして実アドレスＲＡ２を得た後、メ
インメモリ２０から第２のデータＹを読み出す。最後に
制御部５１０は、内部レジスタに格納されている浮動少
数点数Ｘ゛と続出した第２のデータＹとの浮動少数点数
加算を演算部５２０に指示し、演算結果Ｚを浮動少数点
数データとして内部レジスタまたはメインメモリ２０に
格納する。
ここで注意すべきことは、仮想アドレスＶＡ。
によって指される整数データＸと、仮想アドレスＶ Ａ
ｔによって指される浮動少数点数データＹおよび演算
結果がメインメモリ２０に格納される場合のＺとは、仮
想空間上の別セグメント内に格納されていることである
。すなわち、各セグメントは１つの共通のデータ型をも
つデータで占有されている。このことは、データにタグ
を付加したにもかかわらず、仮想空間はタグを付加しな
かったときと同じ大きさを持つことができることを意味
する。
ｔによって指される浮動少数点数データＹおよび演算
結果がメインメモリ２０に格納される場合のＺとは、仮
想空間上の別セグメント内に格納されていることである
。すなわち、各セグメントは１つの共通のデータ型をも
つデータで占有されている。このことは、データにタグ
を付加したにもかかわらず、仮想空間はタグを付加しな
かったときと同じ大きさを持つことができることを意味
する。
以上説明したように本発明は、タグが表わすデータ型に
よってそれぞれ異なる仮想空間を構成することにより、
タグを付加することで仮想空間を小さくする必要がない
仮想記憶方式を提供することができるという効果がある
。
よってそれぞれ異なる仮想空間を構成することにより、
タグを付加することで仮想空間を小さくする必要がない
仮想記憶方式を提供することができるという効果がある
。
第１図は本発明の仮想記憶方式における中央処理装置の
内部ブロック図、 第２図は仮想空間の構成図、 第３図は仮想アドレスの形式を示す図、第４図は実アド
レスの形式を示す図、 第５図は本発明の仮想記憶方式における構成を示すブロ
ック図である。 図において、 １０・・・・・中央処理装置、 ２０・・・・・メインメモリ、 ３０・・・・・２次記憶装置、 １１０ ・・・・仮想アドレス、 １２０ ・・・・タグ部、 １３０ ・・・・Ｐ２Ｏ部、 １４０．２３０ ・・オフセット部、２１０ ・・
・・実アドレス、 ２２０ ・・・・ＲＰＮ部、 ５１０ ・・・・制御部、 ５２０ ・・・・演算部、 ５３０ ・・・・タグチェック部、 ５４０ ・・・・アドレス変換部である。 第 １ 凹 第２ ＠
内部ブロック図、 第２図は仮想空間の構成図、 第３図は仮想アドレスの形式を示す図、第４図は実アド
レスの形式を示す図、 第５図は本発明の仮想記憶方式における構成を示すブロ
ック図である。 図において、 １０・・・・・中央処理装置、 ２０・・・・・メインメモリ、 ３０・・・・・２次記憶装置、 １１０ ・・・・仮想アドレス、 １２０ ・・・・タグ部、 １３０ ・・・・Ｐ２Ｏ部、 １４０．２３０ ・・オフセット部、２１０ ・・
・・実アドレス、 ２２０ ・・・・ＲＰＮ部、 ５１０ ・・・・制御部、 ５２０ ・・・・演算部、 ５３０ ・・・・タグチェック部、 ５４０ ・・・・アドレス変換部である。 第 １ 凹 第２ ＠
Claims (2)
- （１）タグ付データを処理する中央処理装置と、前記デ
ータを実アドレスで記憶するメインメモリと、 前記データを仮想アドレスで記憶する２次記憶装置と、 前記タグが表わすデータ型に応じてそれぞれ異なるよう
に前記２次記憶装置上に構成された複数の仮想空間と、 を有することを特徴とする仮想記憶方式。 - （２）前記中央処理装置が、データを指す仮想アドレス
の一部をタグとみなしてデータ型を識別するタグチェッ
ク手段と、仮想アドレスを実アドレスへ変換するアドレ
ス変換手段と、データの演算を行なう演算手段と、前記
各手段を制御する制御手段とを有することを特徴とする
特許請求の範囲第１項記載の仮想記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147831A JPS628245A (ja) | 1985-07-04 | 1985-07-04 | 仮想記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147831A JPS628245A (ja) | 1985-07-04 | 1985-07-04 | 仮想記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628245A true JPS628245A (ja) | 1987-01-16 |
Family
ID=15439227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147831A Pending JPS628245A (ja) | 1985-07-04 | 1985-07-04 | 仮想記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8708331B2 (en) | 2012-03-30 | 2014-04-29 | Brother Kogyo Kabushiki Kaisha | Sheet supplying apparatus |
| US9268285B2 (en) | 2012-03-30 | 2016-02-23 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus |
-
1985
- 1985-07-04 JP JP60147831A patent/JPS628245A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8708331B2 (en) | 2012-03-30 | 2014-04-29 | Brother Kogyo Kabushiki Kaisha | Sheet supplying apparatus |
| US9268285B2 (en) | 2012-03-30 | 2016-02-23 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus |
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