JPH01149116A - マイクロコンピュータのリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピュータに関する。より詳細には
、リセット入力信号により、内部回路をリセットするマ
イクロコンピュータのリセット回路の新規な構成に関す
る。

従来の技術 第４図は、マイクロコンピュータのリセット回路の従来
の構成を説明する図である。

第４図に示すマイクロコンピュータは、各種レジスタ群
３４、演算回路３５、プログラムＲＯＭ３６、ＲＡＭ３
７等を、リセットの必要な内部要素として搭載している
ものとする。

これらの内部要素に対して、従来のリセット手段では、
リセット入力端子３１が、シュミット回路３２を経た後
、リセット信号線３３ａ乃至３３ｄを介して上述の各内
部要素のそれぞれに接続されている。

発明が解決しようとする問題点 上述した従来のリセット回路では、リセット信号線がリ
セットする回路まで直接配線されるので、リセットする
回路の数が増加すると、リセット信号線もそれに伴って
増加する。従って、マイクロコンピュータのようにリセ
ットすべき内部要素の多い集積回路では、リセット信号
線が少なからずスペースを専有することになる。また、
近年のように集積回路の集積度が高くなった場合、リセ
ット信号線によるチップサイズの増加は、集積回路全体
のコストアップを招く。

更に、各内部要素にリセット信号線を結合する構成では
、各内部要素毎にリセット信号用の内部端子が必要にな
る。

第５図（ａ）並びに（ｂ）は、一般的な入力ラッチ回路
の回路図であり、それぞれリセット入力付の場合とリセ
ット入力無しの場合を比較して示している。

各回路には、データ入力信号線百ｌ並びにデータ出力信
号線百。と、ラッチ用クロツク信号線９Ｌ信号線とが共
通で具わっている。

ここで、第５図（ａ）に示したリセット入力付の回路は
、リセット入力の無い回路と比較して入力ゲート数で３
入力多くなり、ラッチ回路自体も素子数が多くなってい
る。

このように、各内部要素に直接リセット信号を入力する
構成では、単にリセット信号線が増加するだけではなく
、各内部要素の入力回路の構成も大規模になる。

そこで、本発明は、上記従来技術の問題点を解決し、専
有スペースが小さく、且つ、有効なリセット機能を備え
た新規なマイクロコンピュータのリセット回路を提供す
ることにある。

問題点を解決するための手段 即ち、本発明に従って、リセット処理を要する内部要素
を搭載したマイクロコンピュータのリセット回路であっ
て、該マイクロコンピュータの命令体系の下に該内部要
素に初期状態を設定するプログラムを格納した領域を有
するＲＯＭと、該マイクロコンビ二一夕の動作を該プロ
グラムの制御下に移行する切り換え回路と、該マイクロ
コンピュータに入力されたリセット信号を検出して該切
り換え回路並びに該ＲＯＭを含む内部要素に対する制御
信号を発生する制御回路とを備え、入力されたリセット
信号によって前記ＲＯＭに格納された前記プログラムを
起動して前記マイクロコンピュータの各内部要素のリセ
ット処理を実行することを特徴とするリセット回路が提
供される。

作用 本発明のリセット回路は、内部回路をリセットするため
のリセット入力端子と、リセット入力端子にリセット信
号が入力された事を検出し制御信号を発生する制御回路
と、内部回路をリセットする為のプログラムを格納して
いるマイクロＲＯＭとを備えることをその主要な特徴と
している。

即ち、前述した従来のリセット回路に対し、本発明によ
るリセット回路では、リセットプログラムを格納するマ
イクロＲＯＭにより、マイクロコンピュータ自身が本来
有する命令を使用して、内部回路をリセットするので、
回路の規模を小さくすることができると共に、リセット
信号線を全体に配線する必要がなく、更に、各内部要素
にリセット入力ゲートを必要としない。従って、マイク
ロコンビ二一夕の回路規模が拡大しても、リセット処理
に起因する改組あるいは素子数の増大を防止することが
できる。

実施例 以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に従って構成されたリセット回路を具
備するマイクロコンピュータの構成を模式的に示すブロ
ック図である。

第１図に示したマイクロコンピュータは、演算回路４、
レジスタ群４、ＲＡＭ９等のリセット摸作の必要な内部
要素を備えており、通常はＲＯＭ８に格納されたマイク
ロプログラムの制御の下に動作するように構成されてい
る。また、このマイクロコンピュータに設けられたリセ
ット回路は、リセット入力１の直後にシュミット回路２
を介して配置されており、後述する制御回路３と、やは
り後述するリセット用のプログラムを格納したマイクロ
Ｒ，ＯＭ　７と、切り換え回路８とから主に構成されて
いる。

ここで、制御回路３は、上述の要素のうち、リセット用
プログラムを格納したマイクロＲＯＭ　７と、切り換え
回路８と、演算回路５とを直接制御できるように、各要
素に接続された制御線を備えている。また、切り換え回
路８は、制御回路３の制御の下に、演算回路５にマイク
ロプログラムを供給するＲＯＭを、マイクロＲＯＭ７と
ＲＯＭ６との何れか一方に選択する機能を有している。

このように構成されたリセット回路ば、以下のように動
作する。尚、第２図は、上述のような回路の動作を説明
するタイミングチャートである。

まず、電源投入後期間Ｔ１では、リセット信号はまだ入
力されておらず、マイクロＲＯＭ７とプログラムＲＯＭ
６とはいずれも不定状態にある。

部回路全体の動作も同様に不定となっている。

ここで、期間Ｔ２にリセット信号が入力されると、制御
回路３は制御信号を発生し、マイクロＲＯＭ７の出力が
切換回路８を経由して演算回路５に接続される。演算回
路５は、マイクロＲＯＭ７に格納されたリセット用プロ
グラムを順次読み出し、マイクロコンピュータ自身が本
来有する命令群を使用してリセットを実行する。

この動作は、例えば、既に第５図（ｂ）に示したラッチ
をリセットするものとして考えると、まず、マイクロＲ
ＯＭ７のプログラムによりデータ入力線百、に０”を発
生させ、更に司、をアクティブとする命令を実行するこ
とによって、■。を１１０　Ｉ＋としてラッチをリセッ
トすることができる。

以下、同様の方法により、各種レジスタ群４、Ｒ′ＡＭ
９、プログラムＲＯＭ６のプログラムカウンタ等をリセ
ットし、全要素のリセット処理終了時に処理終了信号を
出力する。

制御回路３は、この処理終了信号により制御信号の発生
を停止し、かくしてマイクロＲＯＭ７は動作を停止する
と共に、切換回路８はプログラムＲＯＭ６の出力を演算
回路に接続する。

期間Ｔ３では、制御信号は発生しておらず、−方、ＲＥ
ＳＥＴ信号は依然として′１”であるので、マイクロＲ
ＯＭ８並びにプログラムＲＯＭ　６はいずれも機能して
おらず、各内部要素はリセット状態を保持している。

最後に、期間Ｔ４において、ＲＥＳＥＴ信号がパ０″′
となると、リセット状態が解除されてプログラムＲＯＭ
６に格納されてたプログラムに従ってマイクロコンピュ
ータが処理を開始する。

尚、リセット信号の入力期間は、発振器内蔵のマイクロ
コンピュータにおいては一般に発振安定用時間の関係か
ら１０ｍ秒程度に設定されており、一方、前述のマイク
ロＲＯＭ　７に格納されたプログラムによるリセット処
理に要する処理時間は数百μｓ程度である。従って、リ
セット信号入力期間内でリセット処理十分に完了するこ
とが可能である。

実施例２ 第３図は、第１図に示した本発明によるリセット回路を
、より内部要素数の多いマイクロコンピュータに適用し
た場合の構成を模式的に示すブロック図である。

本実施例におけるマイクロコンピュータは、リセット処
理の必要な要素として、共通バス２３に接続されたＲ　
Ａ　Ｍ　１　（１９）、ＲＡ　Ｍ　２　（２０）、周辺
回路１（２１）、周辺回路２　（２２）等の内部要素を
搭載しており、実施例１に示したマイクロコンピュータ
に比較してより多くのリセット処理が必要である。

しかしながら、第３図に示すように、リセット回路の規
模は変わっていない。即ち、このリセット回路も、リセ
ット用のマイクロプログラムを格納したマイクロＲＯＭ
１７並びに切り換え回路１８と、こ、れらを制御する制
御回路１３とから主に構成されている。尚、共通バス２
３はマイクロコンピュータが通常の演算処理を行うため
のバスであり、リセット処理を行うために新規に付加さ
れたものではない。

このマイクロコンピュータにリセット信号が入力される
と、制御回路１３が動作して制御信号が発生され、切換
回路１８はマイクロＲＯＭ１７の出力を共通バス２３に
出力する。

演算回路１５は、共通バス２３上に出力されたマイクロ
ＲＯＭ１７のデータに従ってマイクロコンピュータ自身
が本来有する命令を使用して各内部要素を順次リセット
し、マイクロＲＯＭ１７のリセット処理が終了すると処
理終了信号を発生して制御回路３３は制御信号の発生を
停止する。

次に、リセット信号が解除されると内部回路はすでにリ
セットされているのでプログラムＲＯＭ３６の中に格納
されているプログラムに従って動作を開始する。

発明の詳細 な説明したように、本発明に従うリセット回路は、マイ
クロＲＯＭに格納されたリセット用プログラムにより、
そのマイクロコンピュータが本来有する命令を使用して
内部要素をリセットする。

従って、このリセット処理を実行するために必要なリセ
ット回路は、リセット用プログラムを格納したマイクロ
ＲＯＭの容量以外は、リセットの必要な内部要素の規模
と関係なく構成することができる。

かくして、本発明に従うリセット回路は、リセットすべ
きマイクロコンピュータの規模あるいは内部要素数によ
って、リセット信号線等を付加する必要がなく、集積回
路の規模の増大にともなってリセット回路の規模を拡大
する必要がない。

換言すれば、リセットを必要とする回路規模が大きくな
るほど、従来のリセット回路に比較すると素子数をより
減少することができる。

【図面の簡単な説明】

第１図は、本発明に従って構成されたリセット回路の１
実施例を示すブロック図であり、第２図は、第１図に示
した回路の動作を説明するタイミングチャートであり、 第３図は、本発明の他の態様の構成を示すブロック図で
あり、 第４図は、従来のリセット回路の一般的な構成を概略的
に示すブロック図であり、 第５図（ａ）並びに（５）は、マイクロコンピュータの
内部要素に設けられた入力ラッチの構成を概略的に示す
回路図であり、第５図（ａ）はリセット入力を備えた入
力ラッチ回路を、第５図ら）はリセット入力を備えない
入力ラッチ回路の構成をそれぞれ示している。 〔主な参照番号〕 １．１１．３１・・・・　リセット信号入力端子、２．
１２．３２・・・・　シュミット回路、３．１３・・・
・・・・・制御回路、 ４．１４．３４・・・・　レジスタ群、５．１５．３５
・・・・演算回路、 ６．１６．３６・・・・マイクロプログラムＲＯＭ。 ７、Ｉ７　　・・・ ・・・リセット用プログラムを格納したＲＯＭ。 ８．１８・・・・・・・・切り換え回路、９．１９．２
０．３７・・・・　ＲＡＭ。

Claims (1)

1. 【特許請求の範囲】 リセット処理を要する内部要素を搭載したマイクロコン
   ピュータのリセット回路であって、該マイクロコンピュ
   ータの命令体系の下に該内部要素に初期状態を設定する
   プログラムを格納した領域を有するＲＯＭと、該マイク
   ロコンピュータの動作を該プログラムの制御下に移行す
   る切り換え回路と、該マイクロコンピュータに入力され
   たリセット信号を検出して該切り換え回路並びに該ＲＯ
   Ｍを含む内部要素に対する制御信号を発生する制御回路
   とを備え、 入力されたリセット信号によって前記ＲＯＭに格納され
   た前記プログラムを起動して前記マイクロコンピュータ
   の各内部要素のリセット処理を実行することを特徴とす
   るリセット回路。