JPH01149153A - アドレス変換索引機構無効化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理装置における中央処理装置に関する
ものであり、特に多重仮想記憶方式を採用する中央処理
装置のアドレス変換索引機構に関するものである。

従来の技術 従来、多重仮想記憶方式を採用する中央処理装置は命令
実行中に例外、割込みが発生し、タスクが切り換わり、
同時に仮想アドレス空間も切り換わると、アドレス変換
索引機構（以下ＴＬＢと略す）の消去が必要であった。

消去の方法には次の２通りの方法が考えられる。

第１：ＴＬＢの全エントリの消去。

第２＝１エントリの消去機能を持たせ、マイアロプログ
ラムにより切り換える仮想空間に属するかを調べ、属し
ていれば消去する方法。

第６図は、上記した第１の方式のブロック図である。第
６図では、１６工ントリフルアソシアテイブ方式のＴＬ
Ｂを想定している。第６図において、仮想空間が切り換
わるときマイクロ命令によりリセット信号６０８がアク
ティブになり、連想メモリの全妥当性ビット６０９のリ
セット端子がアクティブになり、全妥当性ビット６０９
がクリアされる。

第７図は、第２の方式のブロック図である。この図では
１６工ントリフルアソシアテイブ方式のＴＬＢを想定し
ている。第７図において、連想メモリの妥当性ビット７
１１は各マイクロ命令により独立にリセット出来るよう
になっている。仮想空間が切り換わるときには、マイク
ロプログラムによりＴＬＢの各エントリの仮想アドレス
を読み出し、その仮想アドレスが新しい仮想空間と異な
るものであれば、そのエントリに対応するクリアマイク
ロ命令を発行しマイクロ命令デコーダ７０９によりデコ
ードを行い、対応する妥当性ビット７１１のリセット信
号７１０の１本をアクティブにして、対応する妥当性ビ
ット７１１をクリアする。

上記のことをＴＬＢの全エン）　ＩＪに対して繰り返す
。

発明が解決しようとする問題点 上述したｌの方法では仮想空間が切り換わるごとにＴＬ
Ｂの全エントリが消去されるので、ＴＬＢの性能（ビッ
ト率）が低下する。反面、仮想空間の切り換えには時間
はかからない。

一方、上述した２の方法ではマイクロプログラムで制御
するので消去に時間がかかる。即ち仮想空間の切り換え
に時間がかかる。しかし、ＴＬＢのビット率は１の方法
はど低下しない。

このように、従来ではＴＬＢには全エントリのクリア機
能、または１エントリのクリア機能しかなかったため、
全クリアではＴＬＢのビット率が低下し、中央処理装置
のマイクロプログラムによりｌエントリずつ選択的にク
リアしていたのではクリアに要する時間がかかる。

そこで、本発明は、高速にＴＬＢの不必要なエントリを
クリアすることができるアドレス変換索引機構無効化装
置を提供せんとするものである。

問題点を解決するための手段 本発明によるならば、多重仮想記憶方式を採用しアドレ
ス変換索引機構を備える情報処理装置において、アドレ
ス変換時の仮想アドレスの一致比較機能により一致する
エントリに対応する実アドレスを読み出す手段に加え、
仮想アドレスの一部分の一致比較手段を有し、前記°仮
想アドレスの一部分の一致比較手段により前記仮想アド
レスの一部分に一致するエントリに対応する前記アドレ
ス変換索引機構の記憶する仮想アドレス、実アドレスの
みを無効化することを特徴とするアドレス変換索引機構
無効化装置が提供される。

作用 本発明では、ＴＬＢの不必要なエントリを選択的にクリ
アする専用ハードウェアを設けているので、高速にＴＬ
Ｂの不必要なエントリをクリアすることができる。

実施例 以下、添付図面を参照して本発明によるアドレス変換索
引機構無効化装置の実施例を説明する。

第１図は本発明の実施例おけるアドレス変換の過程を示
す図である。

第１図において、参照番号１０１は仮想アドレスを一担
記憶するためのレジスタ（ＶＡＲ）　であ’）、ＶＡＲ
ＩＯＩには、エリアテーブルのベースアドレス、長さを
記憶するための４つのレジスタ（ＡＴＲＯ−３）１０２
が付属している。ＶＡＲＩＯＩは、ＶＡＲＩＯＩ　のＡ
ＴＲＯ−３を指定するフィールＹ１０３と、ＶＡＲＩＯ
Ｉのエリア番号を指定するフィールド１０４と　、ＶＡ
”ＲＩＯＩのページ番号を指定するフィールド１０５　
と、ＶＡＲＩＯＩのページ内オフセットを示すフィール
ド１０６　とを有している。

また、エリアテーブルレジスタ１０２、ＡＴＲＯ−３は
、エリアテーブルベースアドレスを示すフィールド１０
７を有している。

ＪＲ大１０２４エントリのエリアテーブル１０９は、参
照番号１０８で示すようなエリアテーブルエントリの構
成を有している。

最大２５６エントリのページテーブル１１１は、参照番
号１１０で示すようなページテーブルエントリの構成を
有している。

参照番号１１２はエリアテーブルエントリのページテー
ブルベースを示すフィールドであり、参照番号１１３は
ページテーブルエントリの実ページ番号を示すフィール
ドである。更に、主記憶装置１１４が設けられている。

第２図は、本発明の実施例おけるアドレス変換索引機！
（ＴＬＢ）のブロック図である。

第２図において、仮想アドレスをＴＬＢに転送するだめ
のバス２０１　は、仮想アドレスを一担記憶するための
レジスタＶ　Ａ、Ｒ２０２に結合されている。

そのＶ　Ａ　Ｒ２０２は、仮想アドレスのセクション番
号を指定するフィールド２０３、仮想アドレスのページ
内オフセｙトを指定するフィールド２０４ほかを有して
いる。

一方、ＴＬＢ内の各エン）　ＩＪを読み出し／書き込み
するためのレジスタアドレスを指定するバス２０５は、
レジスタアドレスをデコードするデコーダ２０６に結合
され、そのアドレスデコーダ２０６によりデコードされ
た情報２０７　は、セクション単位のクリアを行う連想
メモリ　（以下ＲＭと略す）２０８に結合されている。

ＲＭ２Ｏ３は、後述する連想メモリＡＭ２１１の妥当性
ビットのリセット信号２０９を出力する。このＡＭ２１
１は、ＡＭ２１１の各エン）　＋７の内容の妥当性を示
すピッ）２１０を有している。

“１”のときそのエントリは妥当で、 ０”のときそのエントリは無効である。

Ｖ　Ａ　Ｒ２０２のページ内オフセット以外の部分をバ
ス２１２は、ＡＭ２１１に結合されている。このＡＭ２
１１は、仮想アドレスのページ内オフセット以外の部分
を記憶し、アドレス変換時にはＶ　Ａ　Ｒ２０２に記憶
された仮想アドレスのページ内オフセット以外の部分と
比較し一致していれば一致信号２１３を９Ｍ２１４に送
るための連想メモ’Ｊ　（ＡＭと略す）である。

その９Ｍ２１４は、ＡＭ２１１に記憶されている仮想ア
ドレスに対応する実アドレスを記憶するためのメモリで
ある。９Ｍ２１４には、レジスタＲＡＲＯ値をＤ　Ｍ２
１４に転送するためのバス２１５が結合されている。そ
のバス２１５は、アドレス変換時／ＤＭ２１４の読み出
し／書き込み時に実アドレスを一担記憶するためのレジ
スタ（以下ＲＡＲと略す）２１６に結合されている。そ
のＲＡ　Ｒ２１６は、ＭＡＲ２０２のページ内オフセッ
トフィールド２０４に結合されており、更に、実アドレ
スをＲＡＲに転送するためのバス２１８に結合されてい
る。

第３図は、本発明の実施例における連想メモリＲＭ及び
ＡＭのブロック図である。

第３図にふいて、ＴＬＢの各エンドＩＪを読み出し／書
き込みするときのレジスタアドレスを指定するバス３０
１は、レジスタアドレスをデコードするデコーダ３０２
の入力に結合されている。デコーダ３０２によりデコー
ドされた情報３０３は、セクション単位のクリアを行う
ための連想メモ！ＪＲＭＯ〜ＲＭＩ５３０４にそれぞれ
接続されている。

各ＲＭ３Ｏ４により出力されるリセット信号３０５は、
連想メモＩＪＡＭの各エントリの内容の妥当性を示す妥
当性ピッ）Ｖ。−ｖ　、　、３０６に人力される。

その妥当性ビット３０６は、 “ｌ”のときそのエン）　ＩＪは妥当で、“０”のとき
そのエントリは無効である。

Ｍ　Ａ　Ｒ２０２から仮想アドレスのページ内オフセッ
ト以外の部分を転送するためのバス３０７は、読み込み
／書き込み／−数比較するための連想メモリＡ　Ｍ３Ｏ
８に結合されている。このＡ　Ｍ３Ｏ８は、ＡＭにる。

仮想アドレスのページ内オフセット以外の部分記憶し、
アドレス変換時にはＶＡＲに記憶された仮想アドレスの
ページ内オフセット以外の部分と比較し一致していれば
一致信号３０９を９Ｍ２１４に送る。それら一致信号３
０９は、アドレスデコーダのデコード情報とＡＭの一致
信号を論理和するゲー）３１０に接続され、その論理和
出力信号は、バス３１１を介してＤＭに出力される。

第４図は、本発明の実施例おける連想メモリの妥当性ビ
ット、その他のビットの構成を示す図である。

第４図（ａ）において、妥当性ビットには、ＡＭを読み
出し／書き込みするときのＡＭのエン）　ＩＪを指定す
るワード線４０１と、アドレス変換時に出力される一致
信号線４０２と、ＡＭに読み出し／書き込み／−数比較
するときのデータ線４０３と、妥当性ビットのリセット
信号４０４とが接続されている。

第４図ら）は、連想メモリの妥当性ビ、、ト以外のビッ
トを示しおり、そのビットには、ＡＭを読み出し／書き
込みするときのＡＭのエントリを指定するワード線４０
５　と、アドレス変換時に出力される一致信号線４０６
　と、ＡＭに読み出し／書き込み／−数比較するときの
データ線４０７とが接続されている。

第５図は、第４図（ｂ）に示すビットの詳細図であり、
図示のようにＭＯＳＦＥＴが接続されて構成されている
。図示のビットは、ＡＭに読み出し／書き込み／−数比
較するときのデータ線５０１と、ＡＭを読み出し／書き
込みするときのＡＭのエントリを指定するワード線−１
０２と、アドレス変換時に出力される一致信号線５０３
とが接続され、更に、一致信号線５０３は、アドレス変
換時に一致比較を行う比較器（排他的論理和）５０４を
介してビットに接続されている。

第１０図は本発明の実施例における多重仮想アドレス空
間例を示す図である。

第１０図（ａ）において、参照番号１００１は仮想空間
を示す。１つの仮想空間は４ギガバイトである。

参照番号１００２はセクションを示し、１つのセクショ
ンは１ギガバイトである。

参照番号１００３はエリアを示し、１つのエリアは１メ
ガバイトである。

参照番号１００４はページを示し、１つのページは４キ
ロバイトである。

第１１図（５）において、参照番号１００５は仮想アド
レスのセクション番号を指定するフィールドである。

参照番号１００６は仮想アドレスのエリア番号を指定す
るフィールドであり、参照番号１００７は仮想アドレス
のページ番号を指定するフィールドである。

そして、参照番号１００８は仮想アドレスのページ内オ
フセットを指定するフィールドである。

まず第１図、第１０図において仮想空間の構成、アドレ
ス変換の過程を説明する。

本実施例では第１０図図（ａ）に示すように１つの仮想
空間は４つのセクションから成る。１つの仮想空間は４
ギガバイトの大きさを持ち、１つのセクションは１ギガ
バイトの大きさを持つ。１つのセクションは１０２４個
のエリアから成る。エリアは１メガバイトの大きさを持
つ。１つのエリアは２５６個のページから成る。ページ
は４キロバイトの大きさを持つ。

第１０図ら）は仮想アドレスの各フィールドの構成を示
す。セクション番号を指定するフィールド１００５は２
ビツトであり、エリア番号を指定するフィールド１００
６は８ビツトである。また、ページ番号を指定するフィ
ールド１００７は１０ビツトであり、ページ内オフセッ
トを指定するフィールド１００８は１２ビツトである。

本実施例ではページング方式の仮想記憶方式を採用し、
中央処理装置内は仮想アドレスレジスタＶＡＲ１０１、
エリアテーブルレジスタＡＴＲＯ−３１０２を内蔵し、
主記憶装置にはエリアテーブル１０９、Ｒ−ジテーブル
１１１が設定される。エリアテーブル１０９はエリアテ
ーブルエントリ１０８から構成され、ページテーブル１
１１はページテーブルエンドリ１１０から構成される。

通常のアドレス変換ではバス２０１を通して仮想アドレ
スをＶ　Ａ　Ｒ２０２にラッチする。

仮想アドレスはビット３１−３０　（以下セクション番
号と略す）がＡＴＲＯ−３の１つを指定するフィールド
１０３になっておりＡＴＲＯ−３を選択する。

指定されたＡＴＲＯ−３は、エリアテーブルのベースア
ドレス、長さを示して右りＶＡＲのビット２９−２０　
（以下エリア番号と略す）が指定された長さの範囲内に
入っているかをチエツクする。範囲内に入っていればエ
リアテーブル１０９のエリア番号で指定されるエリアテ
ーブルエントリ１０８を読み込む。

読み込んだエリアテーブルエントリは、ページテーブル
のベースアドレス、長さを示しておりＶＡ　Ｒ２０２の
とット１９−１２　（以下ページ番号と略す）が指定さ
れた範囲内に入っているかをチエツクする。範囲内に入
っていればページテーブル１１１のページ番号で指定さ
れるページテーブルエントリ１１０を読み込む。

読み込んだページテーブルエントリハ、実ページ番号１
１３を示しており、この実ページ番号とＶＡＲのビット
１ｌ−０（以下ページ内オフセットと略す）１０６　と
をあわせて実アドレスを構成して主起装置！１１４のデ
ータをアクセスする。

ここで割込み、例外などが発生しタスクが切り換わり、
同時に仮想アドレス空間も切り換わるとＡＴＲＯ−３の
値が変更され、アドレス変換時ニ参照するエリアテーブ
ル、ページテーブルが切り′換えられる。

以上がアドレス変換の過程であるが主記憶装置アクセス
毎に上記のテーブルを参照していたのでは中央処理装置
の性能が低下する。このため通常、アドレス変換索引機
構（ＴＬＢ）が用いられる。

ＴＬＢは第２図に示すようにＡＭ２１１　、ＤＭ２１４
に最近に参照された仮想アドレス、実アドレス対を１６
対まで記憶できるようになってふり、頻繁に参照される
仮想アドレスはＴＬＢにより高速にアドレス変換できる
ようになっている。

次に、第２図を参照したＴＬＢの動作を説明する。

通常のアドレス変換において仮想アドレス２０１のバス
によりＶ　Ａ　Ｒ２０２に転送される。Ｖ　Ａ　Ｒ２０
２に一担記憶された仮想アドレスの内、ページ内オフセ
ット以外の部分は２１２のバスによりＡＭ２１１に転送
され、ＡＭ２１１の記憶する仮想アドレス、実アドレス
対と一致比較が行われ、一致信号２１３がＤＭ２１４に
送られる。ＤＭ２１４では一致信号２１３に対応するエ
ントリの実アドレスが読み出され２１５のバスに出力さ
れ、ＲＡＲ２１６に一担記憶される。

そしてＭ　Ａ　Ｒ２０２のページ内オフセット２０４　
とあわせて実アドレスを構成し、バス２１８に出力され
る。

タイミングの詳細を第８図に示す。第８図のタイミング
図かられかるように、このＴＬＢを用いたアドレス変換
は２クロツクで行われる。ＴＬＢにヒツトしなかった場
合、中央処理装置のマイクロプログラムによりエリアテ
ーブル、ページテーブル読み込み、ＴＬＢの入れ替え、
アドレス変換を行う。このときのアドレス変換時間はＴ
ＬＢにビットした時の１０倍以上の時間が必要となる。

このようにＴＬＢに仮想アドレス、実アドレス対を記憶
させることによりアドレス変換が大幅ニ高速化される。

このＴＬＢは小容量（本実施例では１６エントリ）では
あるが、最近参照された仮想アドレス、実アドレス対を
記憶すること（ＬＲＵアルゴリズム）、プログラムの局
所参照性により９７−９９％ＴＬＢにビットする。

しかし、割込み、例外などによりタスクが切り換わり、
仮想アドレス空間も切り換わると、ＡＴＲＯ−３の値も
変更され、アドレス変換時に参照されるエリアテーブル
、ページテーブルも切り換わる。この時ＴＬＢに記憶さ
れている情報は以前の仮想アドレス空間のものであり、
ＴＬＢの内容をクリアする必要がある。従来はＴＬＢの
全エントリをクリアしていたが本発明ではＡＴＲＯ−３
のうち値の変わったＡＴＲに属するＴＬＢのエントリの
みをクリアするようになっている。ＴＬＢのクリアは１
００００参照回ごとに全エントリをクリアすると約１％
ＴＬＢのビット率が低下することが知られている。この
ビット率の低下を防ぐために、本発明では、全エントリ
のクリアではなく、値の変わったＡＴＲに属するＴＬＢ
のエン）　ＩＪのみをクリア（以下セクションクリアと
略す）するようになっている。

第２図及び第８図を参照したこのＴＬＢセクションクリ
アの動作を説明する。

第２図において、ＲＭ２Ｏ３はＶ　Ａ　Ｒ２０２のＡＴ
ＲＯ−３の１つを指定するフィールド、ビット３ｌ−３
０（セクション番号）を記憶し、Ｖ　Ａ　Ｒ２０２のセ
クション番号と一致比較する機能を持つ連想メモリであ
る。このＲＭ２Ｏ３は一致信号２０９がＡＭ２１１の妥
当性ビット２１０のリセ・／上端子に接続されている。

ここでＲＭ２Ｏ３はＡＭ２１１の記憶する仮想アドレス
のビット３１−３０　（セクション番号）と同じもの、
コピーを記憶するようになっている。

仮想アドレス空間切り換え時には、中央処理装置のマイ
クロプログラムにより旧仮想アドレス空間のＡＴＲＯ−
３の値と新仮想アドレス空間のＡＴＰＯ−３の値を比較
し、値の変わったＡＴＲを検出する。この値の変わった
ＡＴＲに属するＴＬＢのエントリをクリアするわけであ
る。

まず値の変わったＡＴＲの番号（セクション番号）をＶ
Ａババス０１を通してＭ　Ａ　Ｒ２０２に転送する。Ｖ
　Ａ　Ｒ２０２に一担記憶されたセクション番号はバス
２０３を通してＲＭ２Ｏ３に転送される。ＲＭ２０８は
バス２０３から送られてきたセクション番号とＲＭ２Ｏ
３の各エントリに記憶されているセクション番号を比較
し一致していれば一致信号２０９をアクティブにしてＡ
Ｍ２１１の妥当性ビットのリセット端子に送られＡＭ２
１１の対応するエントリの妥当性ビットがリセットされ
る。

タイミングの詳細は第９図に示す。この図で示すように
１つのセクションに属するＴＬＢのエントリのクリアに
２クロツク必要となる。これは中央処理装置のマイクロ
プログラムにより１エントリずつクリアするより大幅に
高速化され、このときＴＬＢを全クリアするよりもＡＴ
ＲＯ−３のうち値が変わったＡＴＲに属するＴＬＢのエ
ントリのみをクリアする方がＴＬＢの性能（ビット率）
が良いことは言うまでもない。

実施例２ 次に、本発明の第二の実施例について説明する。

第１１図は本発明の第二の実施例を用いたＴＬＢの構成
を示すブロック図である。

前記の第一の実施例ではＶＡＲのセクション番号に一致
するＴＬＢのエン）　＋７の無効化についての例を示し
たが、これがエリア番号であってもかまわない。第二の
実施例ではこのエリア番号によってＴＬＢのクリアを行
うものである。

仮想アドレスをＴＬＢに転送するためのバス１１０１ｉ
、Ｊｌサレ？：Ｖ　Ａ　Ｒ１１０２（７）Ｂ　Ｉ　Ｔ２
９−２０　（エリア番号）を指定するフィールドがＲＭ
１１０８に接続されており、ＲＭ１１０８はエリア番号
を記憶するようになっている。

そして、ＴＬＢクリア時にはＶＡＲ１１０２のエリア番
号とＲＭ１１０８内のエアリ番号を比較し一致していれ
ば、一致信号１１０９をアクティブにして対応するＡＭ
ＩＩＩＩの妥当性ビット１１１０をリセットし、対応す
るＴＬＢの記憶する仮想アドレス、実アドレス対をクリ
アする。この第二の実施例によりエリア単位のＴＬＢク
リアも高速化することができる。

発明の詳細 な説明したように、本発明によるならば、仮想アドレス
空間切り換え時に、 ＴＬＢを全クリアするよりもＡＴＲＯ−３のうち値が変
わったＡＴＲに属するＴＬＢのエントリのみをクリアす
る方がＴＬＢの有効なエントリが残る確率が高いのでＴ
ＬＢの性能（ビット率）が良くなる。

更に、ＴＬＢにセクションクリア専用ハードウェアを設
けることにより中央処理装置のマイクロプログラムによ
るクリアより高速化され、仮想アドレス空間切り換えに
必要な時間が短縮される。

かくして、ＴＬＢの性能（ビット率）の低下を招くこと
なく、アドレス変換索引機構の無効化を高速化すること
ができる。

【図面の簡単な説明】

第１図は、本発明の実施例におけるアドレス変換の過程
を示す図である。 第２図は、本発明の実施例におけるＴＬＢの構成を示す
ブロック図である。 第３図は、本発明の実施例におけるＴＬＢの連想メモリ
の構成を示すブロック図である。 第４図は、本発明の実施例におけるＴＬＢの連想メモリ
の妥当性ビット及びその他のビットの構成を示す図であ
る。 第５図は、本発明の実施例におけるＴＬＢの連想メモリ
の１ビツトの構成を示すトランジスタレベルの図である
。 第６図は、１つの従来例におけるＴＬＢの構成を示すブ
ロック図である。 第７図は、別の従来例におけるＴＬＢの構成を示すブロ
ック図である。 第８図は、本発明の実施例におけるＴＬＢのアドレス変
換のタイミングを示すタイミングチャート図である。 第９図は、本発明の実施例におけるＴＬＢのセクション
クリアのタイミングを示すタイミングチャート図である
。 第１０図は、本発明の実施例における多重仮想アドレス
空間の構成を示す図である。 第１１図は、本発明の第二の実施例におけるＴＬＢの構
成を示すブロック図である。 〔主な参照番号〕 ２０２　　・・仮想アドレスを一担記憶するためのレジ
スタＶＡＲ ２０３・・仮想アドレスのセクション番号を指定するフ
ィールド２０３ ２０４　　・・仮想アドレスのページ内オラセットを指
定するフィールド ２０５　　・・レジスタアドレスデコーダ２０８　　・
・セクション単位のクリアを行う連想メモリ　（ＲＭ）
　　　− ２１０・・各エン）　ＩＪの内容の妥当性を示すビット
２１１　　・・連想メモリＡＭ ２１４　　・・ＡＭに記憶されている仮想アドレスに対
応する実アドレスを記憶するための メモリ　（ＤＭ）

Claims (1)

【特許請求の範囲】
1. 多重仮想記憶方式を採用しアドレス変換索引機構を備え
   る情報処理装置において、アドレス変換時の仮想アドレ
   スの一致比較機能により一致するエントリに対応する実
   アドレスを読み出す手段に加え、仮想アドレスの一部分
   の一致比較手段を有し、前記仮想アドレスの一部分の一
   致比較手段により前記仮想アドレスの一部分に一致する
   エントリに対応する前記アドレス変換索引機構の記憶す
   る仮想アドレス、実アドレスのみを無効化することを特
   徴とするアドレス変換索引機構無効化装置。