JPH0690686B2 - アドレス変換索引機構無効化装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、情報処理装置における中央処理装置に関する
ものであり、特に多重仮想記憶方式を採用する中央処理
装置のアドレス変換索引機構に関するものである。

従来の技術 従来、多重仮想記憶方式を採用する中央処理装置は命令
実行中に例外、割込みが発生し、タスクが切り換わり、
同時に仮想アドレス空間も切り換わると、アドレス変換
索引機構（以下TLBと略す）の消去が必要であった。

消去の方法には次の２通りの方法が考えられる。

第1:TLBの全エントリの消去。

第2:1エントリの消去機能を持たせ、マイクロプログラ
ムにより切り換える仮想空間に属するかを調べ、属して
いれば消去する方法。

第６図は、上記した第１の方式のブロック図である。第
６図では、16エントリフルアソシアテイブ方式のTLBを
想定している。第６図において、仮想空間が切り換わる
ときマイクロ命令によりリセット信号608がアクテイブ
になり、連想メモリの全妥当性ビット609のリセット端
子がアクテイブになり、全妥当性ビット609がクリアさ
れる。

第７図は、第２の方式のブロック図である。この図では
16エントリフルアソシアテイブ方式のTLBを想定してい
る。第７図において、連想メモリの妥当性ビット711は
各マイクロ命令により独立にリセット出来るようになっ
ている。仮想空間が切り換わるときには、マイクロプロ
グラムによりTLBの各エントリの仮想アドレスを読み出
し、その仮想アドレスが新しい仮想空間と異なるもので
あれば、そのエントリに対応するクリアマイクロ命令を
発行しマイクロ命令デコーダ709によりデコードを行
い、対応する妥当性ビット711のリセット信号710の１本
をアクテイブにして、対応する妥当性ビット711をクリ
アする。

上記のことをTLBの全エントリに対して繰り返す。

発明が解決しようとする問題点 上述した１の方法では仮想空間が切り換わるごとにTLB
の全エントリが消去されるので、TLBの性能（ビット
率）が低下する。反面、仮想空間の切り換えには時間は
かからない。

一方、上述した２の方法ではマイクロプログラムで制御
するので消去に時間がかかる。即ち仮想空間の切り換え
に時間がかかる。しかし、TLBのビット率は１の方法ほ
ど低下しない。

このように、従来ではTLBには全エントリのクリア機
能、または１エントリのクリア機能しかなかったため、
全クリアではTLBのビット率が低下し、中央処理装置の
マイクロプログラムにより１エントリずつ選択的にクリ
アしていたのではクリアに要する時間がかかる。

そこで、本発明は、高速にTLBの不必要なエントリをク
リアすることができるアドレス変換索引機構無効化装置
を提供せんとするものである。

問題点を解決するための手段 本発明によるならば、多重仮想記憶方式を採用しアドレ
ス変換索引機構を備える情報処理装置において、アドレ
ス変換時の仮想アドレスの一致比較機能により一致する
エントリに対応する実アドレスを読み出す手段に加え、
前記アドレス変換索引機構の各エントリごとに仮想アド
レスの一部分の一致比較手段を備え、前記仮想アドレス
の一部分の一致比較手段により、各エントリに対して同
時且つ並行に前記仮想アドレスの一部分に一致するエン
トリに対応する前記アドレス変換索引機構の記憶する仮
想アドレス、実アドレスのみを無効化することを特徴と
するアドレス変換索引機構無効化装置が提供される。

作用 本発明では、TLBの不必要なエントリを選択的にクリア
する専用ハードウエアを設けているので、高速にTLBの
不必要なエントリをクリアすることができる。

実施例 以下、添付図面を参照して本発明によるアドレス変換索
引機構無効化装置の実施例を説明する。

第１図は本発明の実施例おけるアドレス変換の過程を示
す図である。

第１図において、参照番号101は仮想アドレスを一担記
憶するためのレジスタ（VAR）であり、VAR101には、エ
リアテーブルのベースアドレス、長さを記憶するための
４つのレジスタ（ATR0−３）102が付属している。VAR10
1は、VAR101のATR0−３を指定するフィールド103と、VA
R101のエリア番号を指定するフィールド104と、VAR101
のページ番号を指定するフィールド105と、VAR101のペ
ージ内オフセットを示すフィールド106とを有してい
る。また、エリアテーブルレジスタ102、ATR0−３は、
エリアテーブルベースアドレスを示すフィールド107を
有している。

最大1024エントリのエリアテーブル109は、参照番号108
で示すようなエリアテーブルエントリの構成を有してい
る。

最大256エントリのページテーブル111は、参照番号110
で示すようなページテーブルエントリの構成を有してい
る。

参照番号112はエリアテーブルエントリのページテーブ
ルベースを示すフィールドであり、参照番号113はペー
ジテーブルエントリの実ページ番号を示すフィールドで
ある。更に、主記憶装置114が設けられている。

第２図は、本発明の実施例おけるアドレス変換索引機構
（TLB）のブロック図である。

第２図において、仮想アドレスをTLBに転送するための
バス201は、仮想アドレスを一担記憶するためのレジス
タVAR202に結合されている。そのVAR202は、仮想アドレ
スのセクション番号を指定するフィールド203、仮想ア
ドレスのページ内オフセットを指定するフィールド204
ほかを有している。

一方、TLB内の各エントリを読み出し／書き込みするた
めのレジスタアドレスを指定するバス205は、レジスタ
アドレスをデコードするデコーダ206に結合され、その
アドレスデコーダ206によりデコードされた情報207は、
セクション単位のクリアを行う連想メモリ（以下RMと略
す）208に結合されている。

RM208は、後述する連想メモリAM211の妥当性ビットのリ
セット信号209を出力する。このAM211は、AM211の各エ
ントリの内容の妥当性を示すビット210を有している。

“1"のときそのエントリは妥当で、 “0"のときそのエントリは無効である。

VAR202のページ内オフセット以外の部分をバス212は、A
M211に結合されている。このAM211は、仮想アドレスの
ページ内オフセット以外の部分を記憶し、アドレス変換
時にはVAR202に記憶された仮想アドレスのページ内オフ
セット以外の部分と比較し一致していれば一致信号213
をDM214に送るための連想メモリ（AMと略す）である。

そのDM214は、AM211に記憶されている仮想アドレスに対
応する実アドレスを記憶するためのメモリである。DM21
4には、レジスタRARの値をDM214に転送するためのバス2
15が結合されている。そのバス215は、アドレス変換時/
DM214の読み出し／書き込み時に実アドレスを一担記憶
するためのレジスタ（以下RTRと略す）216に結合されて
いる。そのRAR216は、VAR202のページ内オフセットフィ
ールド204に結合されており、更に、実アドレスをRARに
転送するためのバス218に結合されている。

第３図は、本発明の実施例における連想メモリRM及びAM
のブロック図である。

第３図において、TLBの各エントリを読み出し／書き込
みするときのレジスタアドレスを指定するバス301は、
レジスタアドレスをデコードするデコーダ302の入力に
結合されている。デコーダ302によりデコードされた情
報303は、セクション単位のクリアを行うための連想メ
モリRM₀〜RM₁₅304にそれぞれ接続されている。

各RM304により出力されるリセット信号305は、連想メモ
リAMの各エントリの内容の妥当性を示す妥当性ビットV₀
〜V₁₅306に入力される。その妥当性ビット306は、 “1"のときそのエントリは妥当で、 “0"のときそのエントリは無効である。

VAR202から仮想アドレスのページ内オフセット以外の部
分を転送するためのバス307は、読み込み／書き込み／
一致比較するための連想メモリAM308に結合されてい
る。このAM308は、AMにる。仮想アドレスのページ内オ
フセット以外の部分記憶し、アドレス変換時にはVARに
記憶された仮想アドレスのページ内オフセット以外の部
分と比較し一致していれば一致信号309をDM214に送る。
それら一致信号309は、アドレスデコーダのデコード情
報とAMの一致信号を論理和するゲート310に接続され、
その論理和出力信号は、バス311を介してDMに出力され
る。

第４図は、本発明の実施例おける連想メモリの妥当性ビ
ット、その他のビットの構成を示す図である。

第４図（ａ）において、妥当性ビットには、AMを読み出
し／書き込みするときのAMのエントリを指定するワード
線401と、アドレス変換時に出力される一致信号線402
と、AMに読み出し／書き込み／一致比較するときのデー
タ線403と、妥当性ビットのリセット信号404とが接続さ
れている。

第４図（ｂ）は、連想メモリの妥当性ビット以外のビッ
トを示しおり、そのビットには、AMを読み出し／書き込
みするときのAMのエントリを指定するワード線405と、
アドレス変換時に出力される一致信号線406と、AMに読
み出し／書き込み／一致比較するときのデータ線407と
が接続されている。

第５図は、第４図（ｂ）に示すビットの詳細図であり、
図示のようにMOSFETが接続されて構成されている。図示
のビットは、AMに読み出し／書き込み／一致比較すると
きのデータ線501と、AMを読み出し／書き込みするとき
のAMのエントリを指定するワード線502と、アドレス変
換時に出力される一致信号線503とが接続され、更に、
一致信号線503は、アドレス変換時に一致比較を行う比
較器（排他的論理和）504を介してビットに接続されて
いる。

第10図は本発明の実施例における多重仮想アドレス空間
例を示す図である。

第10図（ａ）において、参照番号1001は仮想空間を示
す。１つの仮想空間は４ギガバイトである。

参照番号1002はセクションを示し、１つのセクションは
１ギガバイトである。

参照番号1003はエリアを示し、１つのエリアは１メガバ
イトである。

参照番号1004はページを示し、１つのページは４キロバ
イトである。

第10図（ｂ）において、参照番号1005は仮想アドレスの
セクション番号を指定するフィールドである。参照番号
1006は仮想アドレスのエリア番号を指定するフィールド
であり、参照番号1007は仮想アドレスのページ番号を指
定するフィールドである。そして、参照番号1008は仮想
アドレスのページ内オフセットを指定するフィールドで
ある。

まず第１図、第10図において仮想空間の構成、アドレス
変換の過程を説明する。

本実施例では第10図図（ａ）に示すように１つの仮想空
間は４つのセクションから成る。１つの仮想空間は４ギ
ガバイトの大きさを持ち、１つのセクションは１ギガバ
イトの大きさを持つ。１つのセクションは1024個のエリ
アから成る。エリアは１メガバイトの大きさを持つ。１
つのエリアは256個のページから成る。ページは４キロ
バイトの大きさを持つ。

第10図（ｂ）は仮想アドレスの各フィールドの構成を示
す。セクション番号を指定するフィールド1005は２ビッ
トであり、エリア番号を指定するフィールド1006は８ビ
ットである。また、ページ番号を指定するフィールド10
07は10ビットであり、ページ内オフセットを指定するフ
ィールド1008は12ビットである。

本実施例ではページング方式の仮想記憶方式を採用し、
中央処理装置内は仮想アドレスレジスタVAR101、エリア
テーブルレジスタATR0−3102を内蔵し、主記憶装置には
エリアテーブル109、ページテーブル111が設定される。
エリアテーブル109はエリアテーブルエントリ108から構
成され、ページテーブル111はページテーブルエントリ1
10から構成される。

通常のアドレス変換ではバス201を通して仮想アドレス
をVRA202にラッチする。

仮想アドレスはビット31−30（以下セクション番号と略
す）がATR0−３の１つを指定するフィールド103になっ
ておりATR0−３を選択する。

指定されたATR0−３は、エリアテーブルのヘースアドレ
ス、長さを示しておりVARのビット29−20（以下エリア
番号と略す）が指定された長さの範囲内に入っているか
をチェックする。範囲内に入っていればエリアテーブル
109のエリア番号で指定されるエリアテーブルエントリ1
08を読み込む。

読み込んだエリアテーブルエントリは、ページテーブル
のベースアドレス、長さを示しておりVAR202のビット19
−12（以下ページ番号と略す）が指定された範囲内に入
っているかをチェックする。範囲内に入っていればペー
ジテーブル111のページ番号で指定されるページテーブ
ルエントリ110を読み込む。

読み込んだページテーブルエントリは、実ページ番号11
3を示しており、この実ページ番号とVARのビット11−０
（以下ページ内オフセットと略す）106とをあわせて実
アドレスを構成して主記装置114のデータをアクセスす
る。

ここで割込み、例外などが発生しタスクが切り換わり、
同時に仮想アドレス空間も切り換わるとATR0−３の値が
変更され、アドレス変更時に参照するエリアテーブル、
ページテーブルが切り換えられる。

以上がアドレス変換の過程であるが主記憶装置アクセス
毎に上記のテーブルを参照していたのでは中央処理装置
の性能が低下する。このため通常、アドレス変換索引機
構（TLB）が用いられる。TLBは第２図に示すようにAM21
1、DM214に最近に参照された仮想アドレス、実アドレス
対を16対まで記憶できるようになっており、頻繁に参照
される仮想アドレスはTLBにより高速にアドレス変換で
きるようになっている。

次に、第２図を参照したTLBの動作を説明する。

通常のアドレス変換において仮想アドレス201のバスに
よりVAR202に転送される。VAR202に一担記憶された仮想
アドレスの内、ページ内オフセット以外の部分は212の
バスによりAM211に転送され、AM211の記憶する仮想アド
レス、実アドレス対と一致比較が行われ、一致信号213
がDM214に送られる。DM214では一致信号213に対応する
エントリの実アドレスが読み出され215のバスに出力さ
れ、RAR216に一担記憶される。そしてVAR202のベース内
オフセット204とあわせて実アドレスを構成し、バス218
に出力される。

タイミングの詳細を第８図に示す。第８図のタイミング
図からわかるように、このTLBを用いたアドレス変換は
２クロックで行われる。TLBにヒットしなかった場合、
中央処理装置のマイクロプログラムによりエリアテーブ
ル、ページテーブル読み込み、TLBの入れ替え、アドレ
ス変換を行う。このときのアドレス変換時間はTLBにビ
ットした時の10倍以上の時間が必要となる。

このようにTLBに仮想アドレス、実アドレス対を記憶さ
せることによりアドレス変換が大幅に高速化される。こ
のTLBは小容量（本実施例では16エントリ）ではある
が、最近参照された仮想アドレス、実アドレス対を記憶
すること（LRUアルゴリズム）、プログラムの局所参照
性により97−99％TLBにビットする。

しかし、割込み、例外などによりタスクが切り換わり、
仮想アドレス空間も切り換わると、ATR0−３の値も変更
され、アドレス変換時に参照されるエリアテーブル、ペ
ージテーブルも切り換わる。この時TLBに記憶されてい
る情報は以前の仮想アドレス空間のものであり、TLBの
内容をクリアする必要がある。従来はTLBの全エントリ
をクリアしていたが本発明ではATR0−３のうち値の変わ
ったATRに属するTLBのエントリのみをクリアするように
なっている。TLBのクリアは10000参照回ごとに全エント
リをクリアすると約１％TLBのビット率が低下すること
が知られている。このビット率の低下を防ぐために、本
発明では、全エントリのクリアではなく、値の変わった
ADRに属するTLBのエントリのみをクリア（以下セクショ
ンクリアと略す）するようになっている。

第２図及び第８図の参照したこのTLBセクションクリア
の動作を説明する。

第２図において、RM208はVAR202のATR0−３の１つを指
定するフィールド、ビット31−30（セクション番号）を
記憶し、VAR202のセクション番号と一致比較する機能を
持つ連想メモリである。このRM208は一致信号209がAM21
1の妥当性ビット210のリセット端子に接続されている。
ここでRM208はAM211の記憶する仮想アドレスのビット31
−30（セクシッン番号）と同じもの、コピーを記憶する
ようになっている。

仮想アドレス空間切り換え時には、中央処理装置のマイ
クロプログラムにより旧仮想アドレス空間のATR0−３の
値と新仮想アドレス空間のATR0−３の値を比較し、値の
変わったATRを検出する。この値の変わったATRに属する
TLBのエントリをクリアするわけである。

まず値の変わったATRの番号（セクション番号）をVAバ
ス201を通してVAR202に転送する。VAR202に一担記憶さ
れたセクション番号はバス203を通してRM208に転送され
る。RM208はバス203から送られてきたセクション番号と
RM208の各エントリに記憶されているセクション番号を
比較し一致していれば一致信号209をアクティブにしてA
M211の妥当性ビットのリセット端子に送られAM211の対
応するエントリの妥当性ビットがリセットされる。

タイミングの詳細は第９図に示す。この図で示すように
１つのセクションに属するTLBのエントリのクリアに２
クロック必要となる。これは中央処理装置のマイクロプ
ログラムにより１エントリずつクリアするより大幅に高
速化され、このときTLBを全クリアするよりもATR0−３
のうち値が変わったATRに属するTLBのエントリのみをク
リアする方がTLBの性能（ビット率）が良いことは言う
までもない。

実施例２ 次に、本発明の第二の実施例について説明する。第11図
は本発明の第二の実施例を用いたTLBの構成を示すブロ
ック図である。

前記の第一の実施例でなVARのセクション番号に一致す
るTLBのエントリの無効化についての例を示したが、こ
れがエリア番号であってもかまわない。第二の実施例で
はこのエリア番号によってTLBのクリアを行うものであ
る。

仮想アドレスをTLBに転送するためのバス1101に結合さ
れたVAR1102のBIT29−20（エリア番号）を指定するフィ
ールドがRM1108に接続されており、RM1108はエリア番号
を記憶するようになっている。

そして、TLBクリア時にはVAR1102のエリア番号とRM1108
内のエアリ番号を比較し一致していれば、一致信号1109
をアクティブにして対応するAM1111の妥当性ビット1110
をリセットし、対応するTLBの記憶する仮想アドレス、
実アドレス対をクリアする。この第二の実施例によりエ
リア単位のTLBクリアも高速化することができる。

発明の効果 以上説明したように、本発明によるならば、仮想アドレ
ス空間切り換え時に、 TLBを全クリアするよりもATR0−３のうち値が変わったA
TRに属するTLBのエントリのみをクリアする方がTLBの有
効なエントリが残る確率が高いのでTLBの性能（ビット
率）が良くなる。

更に、TLBにセクションクリア専用ハードウェアを設け
ることにより中央処理装置のマイクロプログラムによる
クリアより高速化され、仮想アドレス空間切り換えに必
要な時間が短縮される。

かくして、TLBの性能（ビット率）の低下を招くことな
く、アドレス変換索引機構の無効化を高速化することが
できる。

【図面の簡単な説明】

第１図は、本発明の実施例におけるアドレス変換の過程
を示す図である。 第２図は、本発明の実施例におけるTLBの構成を示すブ
ロック図である。 第３図は、本発明の実施例におけるTLBの連想メモリの
構成を示すブロック図である。 第４図は、本発明の実施例におけるTLBの連想メモリの
妥当性ビット及びその他のビットの構成を示す図であ
る。 第５図は、本発明の実施例におけるTLBの連想メモリの
１ビットの構成を示すトランジスタレベルの図である。 第６図は、１つの従来例におけるTLBの構成を示すブロ
ック図である。 第７図は、別の従来例におけるTLBの構成を示すブロッ
ク図である。 第８図は、本発明の実施例におけるTLBのアドレス変換
のタイミングを示すタイミングチャート図である。 第９図は、本発明の実施例におけるTLBのセクションク
リアのタイミングを示すタイミングチャート図である。 第10図は、本発明の実施例における多重仮想アドレス空
間の構成を示す図である。 第11図は、本発明の第二の実施例におけるTLBの構成を
示すブロック図である。 〔主な参照番号〕 202……仮想アドレスを一担記憶するためのレジスタVAR 203……仮想アドレスのセクション番号を指定するフィ
ールド203 204……仮想アドレスのページ内オフセットを指定する
フィールド 205……レジスタアドレスデコーダ 208……セクション単位のクリアを行う連想メモリ（R
M） 210……各エントリの内容の妥当性を示すビット 211……連想メモリAM 214……AMに記憶されている仮想アドレスに対応する実
アドレスを記憶するためのメモリ（DM） 216……実アドレスレジスタRAR

Claims (1)

【特許請求の範囲】
1. 【請求項１】多重仮想記憶方式を採用しアドレス変換索
   引機構を備える情報処理装置において、アドレス変換時
   の仮想アドレスの一致比較機能により一致するエントリ
   に対応する実アドレスを読み出す手段に加え、 前記アドレス変換索引機構の各エントリごとに仮想アド
   レスの一部分の一致比較手段を備え、 前記仮想アドレスの一部分の一致比較手段により、各エ
   ントリに対して同時且つ並行に前記仮想アドレスの一部
   分に一致するエントリに対応する前記アドレス変換索引
   機構の記憶する仮想アドレス、実アドレスのみを無効化
   することを特徴とするアドレス変換索引機構無効化装
   置。