JPH01149299A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01149299A JPH01149299A JP62307937A JP30793787A JPH01149299A JP H01149299 A JPH01149299 A JP H01149299A JP 62307937 A JP62307937 A JP 62307937A JP 30793787 A JP30793787 A JP 30793787A JP H01149299 A JPH01149299 A JP H01149299A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- boosting
- oscillation
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
外部から供給される電源電圧を昇圧してＥＥＦＲＯＭセ
ル等に対する書込み電圧を発生する書込回路を有する不
揮発性半導体記憶装置に関し、出力される書込電圧の大
きさに応じて昇圧回路の能力を可変して消費電力を制御
し、且つそれをより少ない回路素子で実現することを目
的とし、発振手段と、該発振手段の出力を受け、外部か
ら供給される電源電圧を昇圧してデータの書込み用電圧
を出力する昇圧手段と、該昇圧手段の出力端に接続され
、該昇圧手段により出力された書込み用電圧を分圧して
複数の出力端に出力する電圧検出手段と、該電圧検出手
段における複数の出力端の電圧を受け、上記昇圧手段か
ら出力する書込み用電圧の上昇にともない、上記発振手
段の発振周波数と上記昇圧手段の電圧上昇率を低下する
ように制御する遅延手段と、上記電圧検出手段の出力端
のうちの１つの電圧と基準電圧とを比較し、上記書込み
用電圧が所定値に達したときに昇圧を停止せしめる定電
圧化手段とを有する書込み回路を含み構成する。
ル等に対する書込み電圧を発生する書込回路を有する不
揮発性半導体記憶装置に関し、出力される書込電圧の大
きさに応じて昇圧回路の能力を可変して消費電力を制御
し、且つそれをより少ない回路素子で実現することを目
的とし、発振手段と、該発振手段の出力を受け、外部か
ら供給される電源電圧を昇圧してデータの書込み用電圧
を出力する昇圧手段と、該昇圧手段の出力端に接続され
、該昇圧手段により出力された書込み用電圧を分圧して
複数の出力端に出力する電圧検出手段と、該電圧検出手
段における複数の出力端の電圧を受け、上記昇圧手段か
ら出力する書込み用電圧の上昇にともない、上記発振手
段の発振周波数と上記昇圧手段の電圧上昇率を低下する
ように制御する遅延手段と、上記電圧検出手段の出力端
のうちの１つの電圧と基準電圧とを比較し、上記書込み
用電圧が所定値に達したときに昇圧を停止せしめる定電
圧化手段とを有する書込み回路を含み構成する。
本発明は、不揮発性半導体記憶装置、より詳しくは、外
部から供給される電源電圧をチップ内で昇圧してＥＥＦ
ＲＯＭセル等への書込みに必要な電圧を発生させる書込
回路を備えた不揮発性半導体記憶装置に関する。
部から供給される電源電圧をチップ内で昇圧してＥＥＦ
ＲＯＭセル等への書込みに必要な電圧を発生させる書込
回路を備えた不揮発性半導体記憶装置に関する。
フローティングゲート型ＥＥＦＲＯＭセルにデータを書
込む場合には、例えば２０Ｖ程度の比較的高い電圧振幅
と、２〜３＋ｗｓのパルス幅とを有する矩形状パルスを
加えるが、外部から供給される電源電圧が５ｖ程度の電
圧電源を使用している不揮発性半導体記憶装置、あるい
はそれを内蔵したマイクロプロセッサにおいては、デー
タ書込の際に電源電圧をチップ内で昇圧して書込み用電
圧を発生させる必要がある。このため、例えば第５図に
見られるような書込回路３０が一般に使用されている。
込む場合には、例えば２０Ｖ程度の比較的高い電圧振幅
と、２〜３＋ｗｓのパルス幅とを有する矩形状パルスを
加えるが、外部から供給される電源電圧が５ｖ程度の電
圧電源を使用している不揮発性半導体記憶装置、あるい
はそれを内蔵したマイクロプロセッサにおいては、デー
タ書込の際に電源電圧をチップ内で昇圧して書込み用電
圧を発生させる必要がある。このため、例えば第５図に
見られるような書込回路３０が一般に使用されている。
そして、この書込回路３０においては、発振手段２１か
らパルス波を入力することによって電圧を上昇させる昇
圧手段３２（チャージポンプ）が設けられていて、この
昇圧手段３２により昇圧した直流電圧を、ＣＰＵ３３の
制御によって所定の書込用パルスとなるように制御し、
さらに、これによって得た書込用パルスを定電圧手段３
４と、パルスオーバシュート消去用の波形整形手段３５
を介してＥＥＰＲＯＭセルアυイ３６に出力するように
している。
らパルス波を入力することによって電圧を上昇させる昇
圧手段３２（チャージポンプ）が設けられていて、この
昇圧手段３２により昇圧した直流電圧を、ＣＰＵ３３の
制御によって所定の書込用パルスとなるように制御し、
さらに、これによって得た書込用パルスを定電圧手段３
４と、パルスオーバシュート消去用の波形整形手段３５
を介してＥＥＰＲＯＭセルアυイ３６に出力するように
している。
尚、第５図はＥＥＦＲＯＭをマイラクロプロセッサ３７
に内蔵した例を示している。
に内蔵した例を示している。
しかし、昇圧手段３２を、例えばコツククロフト・ウオ
ルトン回路のような回路で構成すると、発振手段３１の
出力周波数に比例して、昇圧手段３２の電流供給能力が
増大するため、周波数が低く、かつ負荷が重い場合に、
電流が不足して正常に作動しなくなるといった不都合が
ある。
ルトン回路のような回路で構成すると、発振手段３１の
出力周波数に比例して、昇圧手段３２の電流供給能力が
増大するため、周波数が低く、かつ負荷が重い場合に、
電流が不足して正常に作動しなくなるといった不都合が
ある。
このため、発振手段３１の発振周線数を予め高めに設定
し、昇圧し過ぎた場合には、昇圧しすぎた分の電圧を定
電圧手段３４によって制限するようにしているが、大容
量のＥＥＰＲＯＭを使用すると、周波数を高くした分だ
け発振手段２１における消費電力が一層増えてしまうと
いった問題が生じる。
し、昇圧し過ぎた場合には、昇圧しすぎた分の電圧を定
電圧手段３４によって制限するようにしているが、大容
量のＥＥＰＲＯＭを使用すると、周波数を高くした分だ
け発振手段２１における消費電力が一層増えてしまうと
いった問題が生じる。
そこで本発明は、負荷の大きさあるいは出力電圧の値に
応じて昇圧能力を変化させることにより、電力の消費を
抑制するとともに、それをより少ない回路素子で実行を
図ることを目的とする。
応じて昇圧能力を変化させることにより、電力の消費を
抑制するとともに、それをより少ない回路素子で実行を
図ることを目的とする。
上記問題点は、第１図に示す原理図において、発振手段
１と、該発振手段１の出力を受け、外部から供給される
電源電圧を昇圧してデータの書込み用電圧を出力する昇
圧手段６と、該昇圧手段６の出力端に接続され、該昇圧
手段６により出力された書込み用電圧を分圧して複数の
出力端に出力する電圧検出手段１２と、該電圧検出手段
１２における複数の出力端の電圧を受け、上記昇圧手段
６から出力する書込み用電圧の上昇にともない、上記発
振手段１の発振周波数と上記昇圧手段６の電圧上昇率と
を低下するように制御する遅延手段１７と、上記電圧検
出手段１２の出力端のうちの１つの電圧と基準電圧とを
比較し、上記書込み用電圧が所定値に達したときに昇圧
を停止せしめる定電圧化手段１１とを有する書込み回路
を具備することを特徴とする不揮発性半導体記憶装置に
よって達成される。
１と、該発振手段１の出力を受け、外部から供給される
電源電圧を昇圧してデータの書込み用電圧を出力する昇
圧手段６と、該昇圧手段６の出力端に接続され、該昇圧
手段６により出力された書込み用電圧を分圧して複数の
出力端に出力する電圧検出手段１２と、該電圧検出手段
１２における複数の出力端の電圧を受け、上記昇圧手段
６から出力する書込み用電圧の上昇にともない、上記発
振手段１の発振周波数と上記昇圧手段６の電圧上昇率と
を低下するように制御する遅延手段１７と、上記電圧検
出手段１２の出力端のうちの１つの電圧と基準電圧とを
比較し、上記書込み用電圧が所定値に達したときに昇圧
を停止せしめる定電圧化手段１１とを有する書込み回路
を具備することを特徴とする不揮発性半導体記憶装置に
よって達成される。
ＣＰＵ４からの書込みを指示する制御信号ＣＮＴ ＋が
出力され且つコンパレータ１４の制御信号ＣＮＴ。
出力され且つコンパレータ１４の制御信号ＣＮＴ。
が書込み用の高電圧ｖ１が所定値に達していないことを
示すとき制御信号ＣＮＴｔが出力され発振手段１が発振
を開始する。
示すとき制御信号ＣＮＴｔが出力され発振手段１が発振
を開始する。
昇圧手段６は、発振手段１の出力を受け、外部電源電圧
ＶＣＣを昇圧する。昇圧された電圧Ｖ□は定電圧化手段
ｌＯ内の電圧検出手段１２によって検出される。この電
圧検出手段１２は、昇圧手段６から出力する電圧ＶＰＰ
の上昇に併ない制御信号ＣＮＴｓによって発振手段１の
発振周波数を低めて、昇圧手段６の昇圧能力を低下せし
めて電圧Ｖ□の立ち上がりをゆるやかにする。
ＶＣＣを昇圧する。昇圧された電圧Ｖ□は定電圧化手段
ｌＯ内の電圧検出手段１２によって検出される。この電
圧検出手段１２は、昇圧手段６から出力する電圧ＶＰＰ
の上昇に併ない制御信号ＣＮＴｓによって発振手段１の
発振周波数を低めて、昇圧手段６の昇圧能力を低下せし
めて電圧Ｖ□の立ち上がりをゆるやかにする。
さらに、電圧検出手段１２から出力される基準電圧ｖ１
が基準電圧ｖ、Ｉ！より大となると、コンパレータ１４
の出力ＣＭ？、により、ＣＮＴｚの出力を禁止して発振
手段ｌの発振を停止させる。これによって電圧Ｖ□の最
大値を制限して定電圧化を図る。
が基準電圧ｖ、Ｉ！より大となると、コンパレータ１４
の出力ＣＭ？、により、ＣＮＴｚの出力を禁止して発振
手段ｌの発振を停止させる。これによって電圧Ｖ□の最
大値を制限して定電圧化を図る。
（ａ）一実施例の説明
第２図は、本発明の一実施例を示すものであって、図中
符号ｌは、ＭＯ３抵抗３を介してインバータ２を直列に
奇数個接続するとともに、インバータ２最終段の出力を
、アンドゲートＧ、を介して初段イバータ２に帰還する
ループ発振手段で、この発振手段１の入力端には、ＣＰ
Ｕ４の指令信号ＣＮＴ、を入力したアントゲ−）Ｇｚの
出力信号ＣＮＴ２によりＯＮ、ＯＦＦするスイッチ５（
ＭＯＳ）ランジスタ）が取付けられていて、スイッチ５
がＯＮした際に、アンドゲートＧ、の一方の入力をハイ
レベル（Ｈレベル）とすることにより帰還ループが形成
され、発振を開始するように構成されている。
符号ｌは、ＭＯ３抵抗３を介してインバータ２を直列に
奇数個接続するとともに、インバータ２最終段の出力を
、アンドゲートＧ、を介して初段イバータ２に帰還する
ループ発振手段で、この発振手段１の入力端には、ＣＰ
Ｕ４の指令信号ＣＮＴ、を入力したアントゲ−）Ｇｚの
出力信号ＣＮＴ２によりＯＮ、ＯＦＦするスイッチ５（
ＭＯＳ）ランジスタ）が取付けられていて、スイッチ５
がＯＮした際に、アンドゲートＧ、の一方の入力をハイ
レベル（Ｈレベル）とすることにより帰還ループが形成
され、発振を開始するように構成されている。
６は、ＣＰＵ４の制御信号ＣＮＴ３によってオン、オフ
するＭＯＳ）ランジスタフを介して発振手段１のパルス
波を受けることにより電源電圧Ｖ ｃｃを昇圧する昇圧
手段で、この昇圧手段６には、直列に接続された複数の
ダイオード８ａ・・がアノード側を電源電圧ＶＣＣに接
続して取付けられ、また、これらのダイオード８ａ・・
の各接続点には、発振手段１からパルス波を入力するコ
ンデンサ８ｂと、このパルス波をインバータ９を介して
入力するコンデンサ８ｃとが１つおきに交互に接続した
チャージポンプを有しており、発振手段１からパルス波
を入力した場合に、パルス波の電圧を汲上げるようにし
て昇圧しつつ直流電圧に変換し、書込電圧としてＥＥＦ
ＲＯＭセルアレイ１０に出力し、ＣＰＵ４の指令信号に
よりＥＥＰＲＯＭセルアレイ１０内の所定のワード線、
ビット線に電圧を印加するように構成されている。
するＭＯＳ）ランジスタフを介して発振手段１のパルス
波を受けることにより電源電圧Ｖ ｃｃを昇圧する昇圧
手段で、この昇圧手段６には、直列に接続された複数の
ダイオード８ａ・・がアノード側を電源電圧ＶＣＣに接
続して取付けられ、また、これらのダイオード８ａ・・
の各接続点には、発振手段１からパルス波を入力するコ
ンデンサ８ｂと、このパルス波をインバータ９を介して
入力するコンデンサ８ｃとが１つおきに交互に接続した
チャージポンプを有しており、発振手段１からパルス波
を入力した場合に、パルス波の電圧を汲上げるようにし
て昇圧しつつ直流電圧に変換し、書込電圧としてＥＥＦ
ＲＯＭセルアレイ１０に出力し、ＣＰＵ４の指令信号に
よりＥＥＰＲＯＭセルアレイ１０内の所定のワード線、
ビット線に電圧を印加するように構成されている。
１１は、昇圧手段６からＥＥＰＲＯＭセルアレイｌＯに
出力する電圧の大きさを検出し、昇圧手段６の過大な出
力電圧を制限する定電圧化手段で、電圧検出手段１２と
、抵抗分圧回路により構成した基準電圧発生手段１３と
、コンパレータ１４とから構成されている。
出力する電圧の大きさを検出し、昇圧手段６の過大な出
力電圧を制限する定電圧化手段で、電圧検出手段１２と
、抵抗分圧回路により構成した基準電圧発生手段１３と
、コンパレータ１４とから構成されている。
上記した電圧検出手段１２は、ゲートとドレインを共通
接続したＮチャネルエンハンスメント・オフセット・ゲ
ートトランジスタ（高耐圧トランジスタ）Ｑ、〜Ｑ１１
＋＋を直列に複数接続した一種の分圧回路からなるもの
で、この電圧検出手段１６のドレイン側の一端は、昇圧
手段６の出力電圧ＶＰＰを受け、また、ソース側の他端
は、Ｎチャネルエンハンスメント・トランジスタ１．と
、ソースとベースとを短絡したＮチャネルデイプレッシ
ョン・トランジスタｔ２を介して接地され、さらにＮチ
ャネルエンハンスメント・トランジスタｔ、はＣＰＵ４
からアンドゲートＧ、に出力するＨレベルの信号ＣＮＴ
＋を受けてオン、オフするように構成されている。こ
の電圧検出手段１２は、一種の分圧回路であり、この様
な分圧が必要なのはコンパレータ１４の基準電圧■。を
外部電源電圧Ｖ ｃｃを基に作るためである。
接続したＮチャネルエンハンスメント・オフセット・ゲ
ートトランジスタ（高耐圧トランジスタ）Ｑ、〜Ｑ１１
＋＋を直列に複数接続した一種の分圧回路からなるもの
で、この電圧検出手段１６のドレイン側の一端は、昇圧
手段６の出力電圧ＶＰＰを受け、また、ソース側の他端
は、Ｎチャネルエンハンスメント・トランジスタ１．と
、ソースとベースとを短絡したＮチャネルデイプレッシ
ョン・トランジスタｔ２を介して接地され、さらにＮチ
ャネルエンハンスメント・トランジスタｔ、はＣＰＵ４
からアンドゲートＧ、に出力するＨレベルの信号ＣＮＴ
＋を受けてオン、オフするように構成されている。こ
の電圧検出手段１２は、一種の分圧回路であり、この様
な分圧が必要なのはコンパレータ１４の基準電圧■。を
外部電源電圧Ｖ ｃｃを基に作るためである。
また、上記したコンパレータ１４は、電圧検出手段１２
に接続したＮチャネルデイブレジョン・トランジスタｔ
２にかかる電圧Ｖ□１と基準電圧発生手段１３の出力電
圧ｖ、ｌ！とを比較し、電圧Ｖ＋ｔ１が基準電圧■。よ
りも上昇した場合に、アンドゲートＧ、にロウレベル（
Ｌレベル）に反転した信号ＣＮＴ、を出力して、スイッ
チ５をオフするように構成さ°れている。なお、基準電
圧発生手段１３から出力される電圧Ｖ。は、昇圧手段６
の出力電圧Ｖ□が所定値まで昇圧されたときにコンパレ
ータ１４の出力ＣＮＴａが反転する様に設定されている
。
に接続したＮチャネルデイブレジョン・トランジスタｔ
２にかかる電圧Ｖ□１と基準電圧発生手段１３の出力電
圧ｖ、ｌ！とを比較し、電圧Ｖ＋ｔ１が基準電圧■。よ
りも上昇した場合に、アンドゲートＧ、にロウレベル（
Ｌレベル）に反転した信号ＣＮＴ、を出力して、スイッ
チ５をオフするように構成さ°れている。なお、基準電
圧発生手段１３から出力される電圧Ｖ。は、昇圧手段６
の出力電圧Ｖ□が所定値まで昇圧されたときにコンパレ
ータ１４の出力ＣＮＴａが反転する様に設定されている
。
１７は、上記した発振回路ｌにおけるインバータ２の第
１段目と第２段目との間に並列に接続した遅延手段で、
この遅延手段１７は、ＭＯ３電界効果トランジスタ（Ｆ
ＥＴ）１８＋〜１８、の各々にコンデンサ（ＭＯＳキャ
パシタ）１９１〜１９１１をそれぞれ直列に接続した複
数のＣＲ回路２０．〜２０７をさらに並列に接続して構
成したものであって、各ＣＲ回路２０．〜２０７内の各
ＦＥＴＩ Ｌ 〜１ Ｂ、は、電圧検出手段１６の各高
耐圧トランジスタＱ、〜Ｑａ＋＋間に接続した制御端子
Ｔ＋〜Ｔｔの制御信号ＣＮＴ、が閾値を越えた際にそれ
ぞれがオンするように構成されている。
１段目と第２段目との間に並列に接続した遅延手段で、
この遅延手段１７は、ＭＯ３電界効果トランジスタ（Ｆ
ＥＴ）１８＋〜１８、の各々にコンデンサ（ＭＯＳキャ
パシタ）１９１〜１９１１をそれぞれ直列に接続した複
数のＣＲ回路２０．〜２０７をさらに並列に接続して構
成したものであって、各ＣＲ回路２０．〜２０７内の各
ＦＥＴＩ Ｌ 〜１ Ｂ、は、電圧検出手段１６の各高
耐圧トランジスタＱ、〜Ｑａ＋＋間に接続した制御端子
Ｔ＋〜Ｔｔの制御信号ＣＮＴ、が閾値を越えた際にそれ
ぞれがオンするように構成されている。
なお、符号ｔ２、ｔ４はＮチャネルエンハンスメント・
トランジスタで、電圧検出手段１２に接続したＮチャネ
ルエンハスメント・トランジスタｔ２を制御するＣＰＵ
４の制御信号ＣＮＴ 、により制御されていて、コンパ
レータ１４と基準電圧発生手段１３をオン、オフするも
のである。また、Ｔ−４、ＬＳはＰチャネルエンハンス
メント・トランジスタ、Ｌ６〜ｔ、はＮチャネルエンハ
ンスメント・トランジスタで、それぞれコンパレータ１
４を構成している。
トランジスタで、電圧検出手段１２に接続したＮチャネ
ルエンハスメント・トランジスタｔ２を制御するＣＰＵ
４の制御信号ＣＮＴ 、により制御されていて、コンパ
レータ１４と基準電圧発生手段１３をオン、オフするも
のである。また、Ｔ−４、ＬＳはＰチャネルエンハンス
メント・トランジスタ、Ｌ６〜ｔ、はＮチャネルエンハ
ンスメント・トランジスタで、それぞれコンパレータ１
４を構成している。
さらに、Ｌｑ、ｔｌｏは、基準電圧発生手段１３の分圧
回路を構成するＮチャネルエンハンスメント・トランジ
スタである。
回路を構成するＮチャネルエンハンスメント・トランジ
スタである。
次に、上述した実施例の動作について説明する。
上記した実施例において、ＥＥＦＲＯＭセルアレイ１０
にデータＤを書き込む場合、ＣＰＵ４は書込みを指示す
る制御信号ＣＮＴ、をＨレベルとする。
にデータＤを書き込む場合、ＣＰＵ４は書込みを指示す
る制御信号ＣＮＴ、をＨレベルとする。
これによって電圧安定化手段１１内のトランジスタｔ＋
、ｔ、ｓ、Ｌｍがオンし、電圧検出手段１２、コンパレ
ータ１４、基準電圧発生手段１３が作動可能な状態とな
る。
、ｔ、ｓ、Ｌｍがオンし、電圧検出手段１２、コンパレ
ータ１４、基準電圧発生手段１３が作動可能な状態とな
る。
この状態において、昇圧手段６の出力電圧Ｖｌｌｌ＋は
ま−だ低電圧であり、トランジスタｔ、かかる電圧Ｖ□
はコンパレータ１４に入力する基準電圧ｖｏよりも小さ
いため、コンパレータ１４の出力制御信号ＣＮＴ、はＨ
レベルになる。
ま−だ低電圧であり、トランジスタｔ、かかる電圧Ｖ□
はコンパレータ１４に入力する基準電圧ｖｏよりも小さ
いため、コンパレータ１４の出力制御信号ＣＮＴ、はＨ
レベルになる。
したがって、ＣＰＵ４とコンパレータ１４の制御信号Ｃ
ＮＴ Ｉ、ＣＮＴ、を入力するアンドゲートＧｔの出力
はＨレベルとなり、これを受けるトランジスタ５がオン
する。
ＮＴ Ｉ、ＣＮＴ、を入力するアンドゲートＧｔの出力
はＨレベルとなり、これを受けるトランジスタ５がオン
する。
この結果アンドゲートＧ、の一方の入力がＨとなり、発
振回路１内に（ｉ還ループが形成されて発振が開始され
るが、昇圧手段６の出力電圧Ｖ□はまだ低レベルである
ため、電圧検出手段１２の端子Ｔ、〜Ｔ７の制御電圧は
、トランジスタ１８゜〜１８１．のいずれもオンさせる
に至らない。
振回路１内に（ｉ還ループが形成されて発振が開始され
るが、昇圧手段６の出力電圧Ｖ□はまだ低レベルである
ため、電圧検出手段１２の端子Ｔ、〜Ｔ７の制御電圧は
、トランジスタ１８゜〜１８１．のいずれもオンさせる
に至らない。
この状態では、発振手段１の発振周波数は最大値となる
。
。
ＣＰＵ４の制御信号ＣＮＴ＋がＨレベルとなりトランジ
スタ７がオンすると昇圧手段６はチャージポンプ作用に
より、外部電源電圧Ｖ ｃｃを徐々に昇圧して電圧Ｖ□
を出力する。
スタ７がオンすると昇圧手段６はチャージポンプ作用に
より、外部電源電圧Ｖ ｃｃを徐々に昇圧して電圧Ｖ□
を出力する。
このため、電圧検出手段１２には電圧ＶＰＰが印加され
て電流が流れ、制御信号ＣＮＴ、を端子Ｔ、〜Ｔ１１か
ら出力すると共にトランジスタｔ１のソース側から検出
電圧Ｖｌ１１を出力する。
て電流が流れ、制御信号ＣＮＴ、を端子Ｔ、〜Ｔ１１か
ら出力すると共にトランジスタｔ１のソース側から検出
電圧Ｖｌ１１を出力する。
ところで、発振開始時は発振手段ｌの出力周波数が高い
ために昇圧手段６の電圧Ｖ、は急速に上昇する。そして
電圧Ｖ□が上昇を開始すると、まず電圧検出手段１２の
端子Ｔ、の電圧がトランジスタ１Ｂ＋の闇値電圧に達す
るとトランジスタ１８、がオンしてＭＯＳキャパシタ１
９．が発振手段１に接続されて発振周波数が低下する。
ために昇圧手段６の電圧Ｖ、は急速に上昇する。そして
電圧Ｖ□が上昇を開始すると、まず電圧検出手段１２の
端子Ｔ、の電圧がトランジスタ１Ｂ＋の闇値電圧に達す
るとトランジスタ１８、がオンしてＭＯＳキャパシタ１
９．が発振手段１に接続されて発振周波数が低下する。
その結果、昇圧回路６の昇圧能力が低下して、出力電圧
Ｖ□の電圧上昇率が低下する。
Ｖ□の電圧上昇率が低下する。
昇圧回路６の出力電圧ＶＰＰが更に上昇し、電圧検出回
路１２の端子Ｔ２にかかる電圧がトランジスタ１８３の
闇値電圧に達すると、ＭＯＳキャパシタ１９．は発振回
路１に接続される。この結果、発振周波数は更に低下し
てＶ□の上昇率も更に下がる。
路１２の端子Ｔ２にかかる電圧がトランジスタ１８３の
闇値電圧に達すると、ＭＯＳキャパシタ１９．は発振回
路１に接続される。この結果、発振周波数は更に低下し
てＶ□の上昇率も更に下がる。
この樺にして昇圧回路６の出力電圧Ｖ□の上昇にともな
って、トランジスタ１Ｂｔ〜１８．、が順次オンして発
振周波数（電圧Ｖ□の上昇率）を徐々に低下せしめるこ
とで、第３図の如きＶ ｐｐの立ち上がり波形が得られ
る。
って、トランジスタ１Ｂｔ〜１８．、が順次オンして発
振周波数（電圧Ｖ□の上昇率）を徐々に低下せしめるこ
とで、第３図の如きＶ ｐｐの立ち上がり波形が得られ
る。
昇圧回路６の電圧ｖ９．が更に上昇して所定値に達する
と、電圧検出手段１２に接続したトランジスタｔ！にが
がる電圧■□が、基準電圧Ｖ＠ｔ よりも大きくなっ
てＶＲ，＞ＶＲ，となるため、コンパレータ１４からの
制御信号ＣＮ↑４がＬレベルとなってアンドゲートＧｔ
の出力ＣＮ↑、をＬレベルにする。
と、電圧検出手段１２に接続したトランジスタｔ！にが
がる電圧■□が、基準電圧Ｖ＠ｔ よりも大きくなっ
てＶＲ，＞ＶＲ，となるため、コンパレータ１４からの
制御信号ＣＮ↑４がＬレベルとなってアンドゲートＧｔ
の出力ＣＮ↑、をＬレベルにする。
このため、トランジスタ５がオフして、発振回路１の発
振が停止する。従って、昇圧回路６の出力電圧ｖ１は必
要以上に高くなることな（、定電圧化される。
振が停止する。従って、昇圧回路６の出力電圧ｖ１は必
要以上に高くなることな（、定電圧化される。
なお、上記した実施例は、ＥＥＦＲＯＭのチップと一体
的に形成することができるし、別部材にすることもでき
る。
的に形成することができるし、別部材にすることもでき
る。
（ｂ）他の実施例
上記した実施例では、ループ回路により発振手段１を構
成したが、周波数可変発振器（ＶＦＯ）２１を備えたマ
イコン等においては、第４図に見られるように、このＶ
ＦＯ２１を発振器として使用するとともに、電圧検出手
段１２の出力をその制御端に接続して発振周波数を調整
するようにすることもできる。
成したが、周波数可変発振器（ＶＦＯ）２１を備えたマ
イコン等においては、第４図に見られるように、このＶ
ＦＯ２１を発振器として使用するとともに、電圧検出手
段１２の出力をその制御端に接続して発振周波数を調整
するようにすることもできる。
以上述べたように本発明は、高圧発生手段の出力電圧の
大きさを検出し、その大きさによって電圧上昇率を変化
させる様にしたので、発振器における余分な電力が消費
されないばかりでなく、ＥＥＦＲＯＭを破壊する書込電
圧のオーバシュートをなくすることができ、波形整形回
路を省略するとかできる。
大きさを検出し、その大きさによって電圧上昇率を変化
させる様にしたので、発振器における余分な電力が消費
されないばかりでなく、ＥＥＦＲＯＭを破壊する書込電
圧のオーバシュートをなくすることができ、波形整形回
路を省略するとかできる。
且つ、電圧検出手段を兼用して制御信号及び、電圧検出
力両方を出力させるようにしたので回路の筒素化がはか
れる。
力両方を出力させるようにしたので回路の筒素化がはか
れる。
第１図は、本発明の原理図、
第２図は、本発明の一実施例を示す回路図、第３図は、
本発明の一実施例によって得られる書込パルスの波形図
、 第４図は、本発明の他の実施例を示すブロック図、 第５図は、従来装置の一例を示すブロック図である。 （符号の説明） ｌ・・・発振手段、 〜 ４・・・ＣＰ Ｕ。 ６・・・昇圧手段、 １０・・・ＥＥＰ／ＲＯＭセルアレイ、１１・・・定電
圧化手段、 １２・・・電圧検出手段、 １３・・・基準電圧発生手段、 １４・・・コンパレータ、 １７・・・遅延手段、 ２０・・・ＣＲ回路、 ２１・・・周波数可変発振器。 杢′杷絹の一宸さ邑匈ｊ１てよ、１耳→名）暦凶パルス
の瓜形母第３図 栗 ４ 図
本発明の一実施例によって得られる書込パルスの波形図
、 第４図は、本発明の他の実施例を示すブロック図、 第５図は、従来装置の一例を示すブロック図である。 （符号の説明） ｌ・・・発振手段、 〜 ４・・・ＣＰ Ｕ。 ６・・・昇圧手段、 １０・・・ＥＥＰ／ＲＯＭセルアレイ、１１・・・定電
圧化手段、 １２・・・電圧検出手段、 １３・・・基準電圧発生手段、 １４・・・コンパレータ、 １７・・・遅延手段、 ２０・・・ＣＲ回路、 ２１・・・周波数可変発振器。 杢′杷絹の一宸さ邑匈ｊ１てよ、１耳→名）暦凶パルス
の瓜形母第３図 栗 ４ 図
Claims (1)
- 【特許請求の範囲】 発振手段（１）と、 該発振手段（１）の出力を受け、外部から供給される電
源電圧を昇圧してデータの書込み用電圧を出力する昇圧
手段（６）と、 該昇圧手段（６）の出力端に接続され、該昇圧手段（６
）により出力された書込み用電圧を分圧して複数の出力
端に出力する電圧検出手段（１２）と、 該電圧検出手段（１２）における複数の出力端の電圧を
受け、上記昇圧手段（６）から出力する書込み用電圧の
上昇にともない、上記発振手段（１）の発振周波数と上
記昇圧手段（６）の電圧上昇率とを低下するように制御
する遅延手段（１７）と、 上記電圧検出手段（１２）の出力端のうちの１つの電圧
と基準電圧とを比較し、上記書込み用電圧が所定値に達
したときに昇圧を停止せしめる定電圧化手段（１１）と
を有する書込み回路を具備することを特徴とする不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307937A JPH01149299A (ja) | 1987-12-04 | 1987-12-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307937A JPH01149299A (ja) | 1987-12-04 | 1987-12-04 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149299A true JPH01149299A (ja) | 1989-06-12 |
Family
ID=17974969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307937A Pending JPH01149299A (ja) | 1987-12-04 | 1987-12-04 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132088A (ja) * | 1990-09-25 | 1992-05-06 | Samsung Electron Co Ltd | 半導体メモリ素子の高電圧発生回路 |
| KR100312140B1 (ko) * | 1997-02-27 | 2001-12-12 | 니시무로 타이죠 | 반도체집적회로장치및기억장치 |
| JP2007080478A (ja) * | 2005-08-19 | 2007-03-29 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-12-04 JP JP62307937A patent/JPH01149299A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04132088A (ja) * | 1990-09-25 | 1992-05-06 | Samsung Electron Co Ltd | 半導体メモリ素子の高電圧発生回路 |
| KR100312140B1 (ko) * | 1997-02-27 | 2001-12-12 | 니시무로 타이죠 | 반도체집적회로장치및기억장치 |
| JP2007080478A (ja) * | 2005-08-19 | 2007-03-29 | Toshiba Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6617832B1 (en) | Low ripple scalable DC-to-DC converter circuit | |
| KR950002015B1 (ko) | 하나의 오실레이터에 의해 동작되는 정전원 발생회로 | |
| US9013229B2 (en) | Charge pump circuit | |
| JP3741100B2 (ja) | 電源回路及び半導体集積回路 | |
| CN100390853C (zh) | 高效液晶显示器驱动电压发生电路及其方法 | |
| JP4425727B2 (ja) | 電源回路 | |
| US6002599A (en) | Voltage regulation circuit with adaptive swing clock scheme | |
| CN1319069C (zh) | 采用脉宽调制技术的感应升压泵的调节器设计 | |
| JPH07303369A (ja) | 半導体デバイス用内部電圧発生器 | |
| JPS63290159A (ja) | 昇圧回路 | |
| US6037622A (en) | Charge pump circuits for low supply voltages | |
| CN106160462B (zh) | 一种驱动能力稳定的电荷泵系统 | |
| KR0167692B1 (ko) | 반도체 메모리장치의 차아지 펌프회로 | |
| CN101018014B (zh) | 紧凑型升压/降压切换调节器 | |
| US10650866B2 (en) | Charge pump drive circuit | |
| JP2006050778A (ja) | チャージポンプ回路 | |
| US6977828B2 (en) | DC-DC converter applied to semiconductor device | |
| US7623394B2 (en) | High voltage generating device of semiconductor device | |
| US7449937B2 (en) | Power supply circuit | |
| JP2614938B2 (ja) | チャージポンプ装置 | |
| US6271718B1 (en) | Internal voltage converter for low operating voltage semiconductor memory | |
| JPH01149299A (ja) | 不揮発性半導体記憶装置 | |
| US11393521B2 (en) | Power module and a memory device | |
| US20120169405A1 (en) | Method and apparatus for generating voltage | |
| JP3757219B2 (ja) | チャージポンプ回路 |