JPH01149447A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01149447A JPH01149447A JP62307930A JP30793087A JPH01149447A JP H01149447 A JPH01149447 A JP H01149447A JP 62307930 A JP62307930 A JP 62307930A JP 30793087 A JP30793087 A JP 30793087A JP H01149447 A JPH01149447 A JP H01149447A
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- signal
- reset
- circuit
- gate
- test
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
１既要
産業上の利用分野
従来の技術 （第３図）
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
本発明の一実施例 （第１．２図）発明の効果
〔概 要〕
半導体集積回路に関し、
ＤＣテストを行うことによるＡＣ特性の悪化を防止する
ことのできる半導体集積回路を提供することを口約とし
、 各種論理演算を行い、少なくともセット条件およびリセ
ット条件に対応する信号を出力する論理ブロックと、セ
ット条件に対応する信号が入力すると２値論理レベルの
〔Ｈ〕を発生し、リセット条件に対応する信号が入力す
ると２値論理レベルの〔Ｌ〕を発生するセットリセット
回路と、論理ブロックとセットリセット回路の間に設け
られ、論理ブロックからのリセット条件はそのままセ。
ことのできる半導体集積回路を提供することを口約とし
、 各種論理演算を行い、少なくともセット条件およびリセ
ット条件に対応する信号を出力する論理ブロックと、セ
ット条件に対応する信号が入力すると２値論理レベルの
〔Ｈ〕を発生し、リセット条件に対応する信号が入力す
ると２値論理レベルの〔Ｌ〕を発生するセットリセット
回路と、論理ブロックとセットリセット回路の間に設け
られ、論理ブロックからのリセット条件はそのままセ。
トリセット回路へ通過を許容し、第１のＤＣテスト信号
が入力していないときハードウェアリセット信号が印加
されると、該ハードウェアリセット信号の通過を許容し
、第１のＤＣテスト信号が入力すると、該ＤＣテスト信
号をセット条件と同一の論理レベルとしてセットリセッ
ト回路に出力する条件伝達手段と、ゲートオン条件に対
応する信号、第２のテスト信号あるいは第１のテスト信
号を反転させた信号のうち何れか一つ以上のものがアク
ティブになると、所定のゲート信号を出力するゲート信
号発生手段と、所定のゲート信号が入力していないとき
出力端子をハイインピーダンス状態とし、該ゲート信号
が入力しているときセットリセット回路からの２値論理
レベルと同一レベルの信号を出力端子に出力し、さらに
、ハードウェアリセット信号がセットリセット回路に入
力している状態で第２のテスト信号がゲート信号発生手
段に加えられ、所定のゲート信号が入力すると、出力端
子を〔Ｌ〕レベルとする出力バッファ回路と、を備える
ように構成する。
が入力していないときハードウェアリセット信号が印加
されると、該ハードウェアリセット信号の通過を許容し
、第１のＤＣテスト信号が入力すると、該ＤＣテスト信
号をセット条件と同一の論理レベルとしてセットリセッ
ト回路に出力する条件伝達手段と、ゲートオン条件に対
応する信号、第２のテスト信号あるいは第１のテスト信
号を反転させた信号のうち何れか一つ以上のものがアク
ティブになると、所定のゲート信号を出力するゲート信
号発生手段と、所定のゲート信号が入力していないとき
出力端子をハイインピーダンス状態とし、該ゲート信号
が入力しているときセットリセット回路からの２値論理
レベルと同一レベルの信号を出力端子に出力し、さらに
、ハードウェアリセット信号がセットリセット回路に入
力している状態で第２のテスト信号がゲート信号発生手
段に加えられ、所定のゲート信号が入力すると、出力端
子を〔Ｌ〕レベルとする出力バッファ回路と、を備える
ように構成する。
本発明は、半導体集積回路に係り、詳しくはＡＣ特性の
悪化を回避した半導体集積回路に関する。
悪化を回避した半導体集積回路に関する。
ＬＳＩの試験（テスト）は被測定ＬＳＩに試験パターン
または信号を入力し、ＬＳＩからの出力値を期待値と比
較してＬＳＩの機能の良否を判定したり、入出力信号、
電源部の電圧、電流等のアナログ値を測定したりするも
のである。
または信号を入力し、ＬＳＩからの出力値を期待値と比
較してＬＳＩの機能の良否を判定したり、入出力信号、
電源部の電圧、電流等のアナログ値を測定したりするも
のである。
このようなＬＳＩの試験技術で基礎となるものにＳＳＩ
やＭＳＩの場合と同様にＤＣ特性試験およびＡＣ特性試
験がある。ＤＣ特性試験はＬＳＩの外部端子（入力端子
および電源端子）の電圧や外部端子を通過する電流をＤ
Ｃ的に測定している。
やＭＳＩの場合と同様にＤＣ特性試験およびＡＣ特性試
験がある。ＤＣ特性試験はＬＳＩの外部端子（入力端子
および電源端子）の電圧や外部端子を通過する電流をＤ
Ｃ的に測定している。
一方、ＡＣ特性試験では入出力端子間の伝播遅延時間、
出力波形の遷移時間、入力波形のセットアツプ時間、ホ
ールド時間、最小クロックパルス幅、最大クロツク（動
作）周波数等を測定している。
出力波形の遷移時間、入力波形のセットアツプ時間、ホ
ールド時間、最小クロックパルス幅、最大クロツク（動
作）周波数等を測定している。
ＬＳＩのチップのＤＣテストの一つに被測定対象の出力
端子を強制的に［Ｈ）、〔Ｌ〕および（Ｚ）（Ｈｉイン
ピーダンス状態をいう）の状態にする項目がある。この
ようなりＣテストを行うために、従来はＬＳＩの中に予
めＤＣテスト回路を内蔵したものがあり、例えば第３図
のように示される。第３図において、１はセット・リセ
ット回路であり、セット・リセット回路１はセット・リ
セットフリップフロップ（以下、Ｓ−ＲＦＦ）という）
２を構成するノアゲート３．４と、アンドゲート５．６
と、オアゲート７とにより構成される。アンドゲート５
にはオアゲートを介してＬＳＩ内部の論理ブロックから
のリセット条件やハードウェアリセット条件（ＨＲＥＳ
ＥＴ）を表す信号が入力され、クロックφに同期するタ
イミングで上記各信号をＳ−ＲＦＦ２に出力する。
端子を強制的に［Ｈ）、〔Ｌ〕および（Ｚ）（Ｈｉイン
ピーダンス状態をいう）の状態にする項目がある。この
ようなりＣテストを行うために、従来はＬＳＩの中に予
めＤＣテスト回路を内蔵したものがあり、例えば第３図
のように示される。第３図において、１はセット・リセ
ット回路であり、セット・リセット回路１はセット・リ
セットフリップフロップ（以下、Ｓ−ＲＦＦ）という）
２を構成するノアゲート３．４と、アンドゲート５．６
と、オアゲート７とにより構成される。アンドゲート５
にはオアゲートを介してＬＳＩ内部の論理ブロックから
のリセット条件やハードウェアリセット条件（ＨＲＥＳ
ＥＴ）を表す信号が入力され、クロックφに同期するタ
イミングで上記各信号をＳ−ＲＦＦ２に出力する。
一方、アンドゲート６にはセット条件を表す信号が入力
され、同様にクロックφに同期して該信号をＳ−ＲＦＦ
２に出力する。なお、リセット条件やセット条件とは、
ＬＳＩ内部の論理ブロックの出力がこれらの条件を満た
すような状態になることを表している。
され、同様にクロックφに同期して該信号をＳ−ＲＦＦ
２に出力する。なお、リセット条件やセット条件とは、
ＬＳＩ内部の論理ブロックの出力がこれらの条件を満た
すような状態になることを表している。
セット・リセット回路１の出力はインバータ８で反転し
た後、第１テスト回路１１を介して出力バッファ回路１
２に送られ、出力バッファ回路１２にはその他に第２テ
スト回路１３の出力が入力される。
た後、第１テスト回路１１を介して出力バッファ回路１
２に送られ、出力バッファ回路１２にはその他に第２テ
スト回路１３の出力が入力される。
第１テスト回路１１はＰチャネルのＭＯ３Ｉ−ランジス
タ（以下、ＰＭＯ３という）１４〜１６と、Ｎチャネル
のＭＯＳ）ランジスタ（以下、ＮＭＯ３という）１７〜
１９とから構成され、ＰＭＯ３１４のゲートには〔Ｈ〕
アクティブのテスト信号Ｖ。Ｍが入力され、一方、ＮＭ
Ｏ３１８のゲートには〔Ｌ〕アクティブのテスト信号Ｖ
。ＬＸが入力される。テスト信号■。８またはＶ。ＬＸ
はアクティブになると、セット・リセット回路１からの
出力信号のレベルに拘らず強制的にＬＳＩの出力端子２
１を〔Ｈ〕または〔Ｌ〕にしてＤＣテストを行うための
ものである。
タ（以下、ＰＭＯ３という）１４〜１６と、Ｎチャネル
のＭＯＳ）ランジスタ（以下、ＮＭＯ３という）１７〜
１９とから構成され、ＰＭＯ３１４のゲートには〔Ｈ〕
アクティブのテスト信号Ｖ。Ｍが入力され、一方、ＮＭ
Ｏ３１８のゲートには〔Ｌ〕アクティブのテスト信号Ｖ
。ＬＸが入力される。テスト信号■。８またはＶ。ＬＸ
はアクティブになると、セット・リセット回路１からの
出力信号のレベルに拘らず強制的にＬＳＩの出力端子２
１を〔Ｈ〕または〔Ｌ〕にしてＤＣテストを行うための
ものである。
そして、第１テスト回路１１はテスト信号Ｖ。）ｌＳｖ
ＯＬＸが入力すると、セット・リセット回路１からの信
号に関係なくインバータ２０を介して出力バッファ回路
１２に〔Ｈ〕又は〔Ｌ〕の信号を出力する。
ＯＬＸが入力すると、セット・リセット回路１からの信
号に関係なくインバータ２０を介して出力バッファ回路
１２に〔Ｈ〕又は〔Ｌ〕の信号を出力する。
出力バッファ回路１２はナントゲート３１と、ノアゲー
ト３２と、インバータ３３と、ＰＭＯＳ３４と、ＮＭＯ
８３５とからなり、入力信号をバッファ増幅して出力端
子２１に出力する。一方、第２テスト回路１３はＰＭＯ
３４１〜４３と、ＮＭＯ３４４〜４７と、インバータ４
８とにより構成され、ＰＭＯ３４１のゲートにはゲート
オン信号Ｇ。、ｌが入力し、ＰＭＯ３４２およびＮＭＯ
８４４のゲートにはゲートコントロール信号Ｇ、が入力
し、さらにＮＭＯ３４５のゲートにはインバータ４８を
介してゲートオフ信号０６ＦＦが入力する。第２テスト
回路１３は出力バッファ回路１２のゲートを操作する、
すなわち、インバータ２０の出力を有効にするか否かを
操作するものである。
ト３２と、インバータ３３と、ＰＭＯＳ３４と、ＮＭＯ
８３５とからなり、入力信号をバッファ増幅して出力端
子２１に出力する。一方、第２テスト回路１３はＰＭＯ
３４１〜４３と、ＮＭＯ３４４〜４７と、インバータ４
８とにより構成され、ＰＭＯ３４１のゲートにはゲート
オン信号Ｇ。、ｌが入力し、ＰＭＯ３４２およびＮＭＯ
８４４のゲートにはゲートコントロール信号Ｇ、が入力
し、さらにＮＭＯ３４５のゲートにはインバータ４８を
介してゲートオフ信号０６ＦＦが入力する。第２テスト
回路１３は出力バッファ回路１２のゲートを操作する、
すなわち、インバータ２０の出力を有効にするか否かを
操作するものである。
ここで、信号Ｇｏｘｓ ０６ＦＦはＤＣテスト用、Ｇｃ
は通常動作時に使用される。通常動作、言い換えればＤ
Ｃテストを行わない動作においては、ＧＯＮおよび０６
ＦＦは〔Ｌ〕の状態にあり、Ｇｃのみが有効となる。Ｇ
、は通常動作時のゲートコントロール信号で、Ｇ、がＯ
Ｎのときく〔Ｈ〕のとき）はインバータ２０の出力レベ
ルがそのまま出力端子２１に現われる。また、ＧＣがＯ
ＦＦのとき（〔Ｌ〕のとき）は出力端子がスリーステー
トでいうＨｉインピーダンス状ａ （Ｚ）となる。信号
Ｇ。
は通常動作時に使用される。通常動作、言い換えればＤ
Ｃテストを行わない動作においては、ＧＯＮおよび０６
ＦＦは〔Ｌ〕の状態にあり、Ｇｃのみが有効となる。Ｇ
、は通常動作時のゲートコントロール信号で、Ｇ、がＯ
Ｎのときく〔Ｈ〕のとき）はインバータ２０の出力レベ
ルがそのまま出力端子２１に現われる。また、ＧＣがＯ
ＦＦのとき（〔Ｌ〕のとき）は出力端子がスリーステー
トでいうＨｉインピーダンス状ａ （Ｚ）となる。信号
Ｇ。
、ＧｏＦＦはＤＣテスト時において、ＧｃｌＧｌ、ＦＦ
がアクティブ（〔Ｈ〕アクティブ）になると、ＧＯＮが
〔Ｈ〕のときインバータ４９が〔Ｈ〕 、ＧＯＦＦが〔
Ｈ〕のときインバータ４９が〔Ｌ〕になる。すなわち、
ＧＯＮが〔Ｈ〕、ＧｏＦＦが〔Ｌ〕のときには出力バッ
ファ回路１２のバッファ機能をアクティブな状態にし、
ＧＯＦＦが〔Ｈ〕のときはインアクティブな状態にする
。出力バッファ回路１２がアクティブとは、インバータ
２０の出力がそのまま出力端子２１に現われることで、
インアクティブとは出力端子２１が（Ｚ）となることで
ある。
がアクティブ（〔Ｈ〕アクティブ）になると、ＧＯＮが
〔Ｈ〕のときインバータ４９が〔Ｈ〕 、ＧＯＦＦが〔
Ｈ〕のときインバータ４９が〔Ｌ〕になる。すなわち、
ＧＯＮが〔Ｈ〕、ＧｏＦＦが〔Ｌ〕のときには出力バッ
ファ回路１２のバッファ機能をアクティブな状態にし、
ＧＯＦＦが〔Ｈ〕のときはインアクティブな状態にする
。出力バッファ回路１２がアクティブとは、インバータ
２０の出力がそのまま出力端子２１に現われることで、
インアクティブとは出力端子２１が（Ｚ）となることで
ある。
このように、従来のＬＳＩではセット・リセット回路ｌ
と出力バッファ回路１２の間に第１テスト回路１１およ
び第２テスト回路１３が介挿され、これらの各回路１１
．１３によりＬＳＩのＤＣテストが行われる。
と出力バッファ回路１２の間に第１テスト回路１１およ
び第２テスト回路１３が介挿され、これらの各回路１１
．１３によりＬＳＩのＤＣテストが行われる。
しかしながら、このような従来のＬＳＩにあっては、セ
ット・リセット回路１と出力バッファ回路１２の間にＤ
Ｃテストを行うための第１テスト回路１１および第２テ
スト回路１３が介挿された構成となっていたため、回路
デイレによりＡＣ特性が悪化するという問題点があった
。
ット・リセット回路１と出力バッファ回路１２の間にＤ
Ｃテストを行うための第１テスト回路１１および第２テ
スト回路１３が介挿された構成となっていたため、回路
デイレによりＡＣ特性が悪化するという問題点があった
。
ＡＣ特性の一つに入出力端子間の伝播遅延時間がある。
これは、所定のクロック信号に同期して入力ピンに信号
を与えたとき、出力ピンから出てくる信号の遅れをＬＳ
Ｉ内部の伝播遅延時間としてＡＣテストで測定すればわ
かるものであるが、上記第１テスト回路１１および第２
テスト回路１３が介挿されていると、各回路１１．１３
のゲートを通過するときの信号遅れがあるため、言い換
えれば、ＬＳＩの内部ロジック本来の機能とは別の要素
のために信号が遅れることとなり、ＡＣ特性が悪化する
。このような状態はＬＳＩのユーザに対して製品として
のＬＳＩの本来のＡＣ特性が悪い印象を与え好ましくな
く、改善の余地がある。
を与えたとき、出力ピンから出てくる信号の遅れをＬＳ
Ｉ内部の伝播遅延時間としてＡＣテストで測定すればわ
かるものであるが、上記第１テスト回路１１および第２
テスト回路１３が介挿されていると、各回路１１．１３
のゲートを通過するときの信号遅れがあるため、言い換
えれば、ＬＳＩの内部ロジック本来の機能とは別の要素
のために信号が遅れることとなり、ＡＣ特性が悪化する
。このような状態はＬＳＩのユーザに対して製品として
のＬＳＩの本来のＡＣ特性が悪い印象を与え好ましくな
く、改善の余地がある。
そこで本発明は、ＤＣテストの条件を内部の論理ブロッ
クからのハードウェアリセット条件やリセット条件等の
中に組み入れることにより、ＡＣ特性の悪化を防止する
ことのできる半導体集積回路を提供することを目的とし
ている。
クからのハードウェアリセット条件やリセット条件等の
中に組み入れることにより、ＡＣ特性の悪化を防止する
ことのできる半導体集積回路を提供することを目的とし
ている。
本発明による半導体集積回路は上記目的達成のため、各
種論理演算を行い、少な（ともセット条件およびリセッ
ト条件に対応する信号を出力する論理ブロックと、セッ
ト条件に対応する信号が入力すると２値論理レベルの〔
Ｈ〕を発生し、リセット条件に対応する信号が入力する
と２値論理レベルの〔Ｌ〕を発生するセットリセット回
路と、論理ブロックとセットリセット回路の間に設けら
れ、論理ブロックからのりセット条件はそのままセット
リセット回路へ通過を許容し、第１のＤＣテスト信号が
入力していないときハードウェアリセット信号が印加さ
れると、該ハードウェアリセット信号の通過を許容し、
第１のＤＣテスト信号が入力すると、該ＤＣテスト信号
をセット条件と同一の論理レベルとしてセットリセット
回路に出力する条件伝達手段と、ゲートオン条件に対応
する信号、第２のテスト信号あるいは第１のテスト信号
を反転させた信号のうち何れか一つ以上のものがアクテ
ィブになると、所定のゲート信号を出力するゲート信号
発生手段と、所定のゲート信号が入力していないとき出
力端子をハイインピーダンス状態とし、該ゲート信号が
入力しているときセットリセット回路からの２値論理レ
ベルと同一レベルの信号を出力端子に出力し、さらに、
ハードウェアリセット信号がセットリセット回路に入力
している状態で第２のテスト信号がゲート信号発生手段
に加えられ、所定のゲート信号が入力すると、出力端子
を〔Ｈ〕レベルとする出力バッファ回路と、を備えてい
る。
種論理演算を行い、少な（ともセット条件およびリセッ
ト条件に対応する信号を出力する論理ブロックと、セッ
ト条件に対応する信号が入力すると２値論理レベルの〔
Ｈ〕を発生し、リセット条件に対応する信号が入力する
と２値論理レベルの〔Ｌ〕を発生するセットリセット回
路と、論理ブロックとセットリセット回路の間に設けら
れ、論理ブロックからのりセット条件はそのままセット
リセット回路へ通過を許容し、第１のＤＣテスト信号が
入力していないときハードウェアリセット信号が印加さ
れると、該ハードウェアリセット信号の通過を許容し、
第１のＤＣテスト信号が入力すると、該ＤＣテスト信号
をセット条件と同一の論理レベルとしてセットリセット
回路に出力する条件伝達手段と、ゲートオン条件に対応
する信号、第２のテスト信号あるいは第１のテスト信号
を反転させた信号のうち何れか一つ以上のものがアクテ
ィブになると、所定のゲート信号を出力するゲート信号
発生手段と、所定のゲート信号が入力していないとき出
力端子をハイインピーダンス状態とし、該ゲート信号が
入力しているときセットリセット回路からの２値論理レ
ベルと同一レベルの信号を出力端子に出力し、さらに、
ハードウェアリセット信号がセットリセット回路に入力
している状態で第２のテスト信号がゲート信号発生手段
に加えられ、所定のゲート信号が入力すると、出力端子
を〔Ｈ〕レベルとする出力バッファ回路と、を備えてい
る。
本発明では、ＤＣテストに先立ってハードウェアリセッ
トが行われ、セットリセット回路がリセット状態、出力
バッファ回路が初期状態に保持され、さらにゲートオン
信号も出力されない。そして、第１のＤＣテスト（出力
ピン（端子）を〔Ｌ〕にするテスト。以下、同様）を実
行する場合は、第１のテスト信号Ｖ ＯＬＸを印加する
と、セット条件と等価な信号がセットリセット回路に供
給され、該セットリセット回路の出力がセット状態（〔
Ｈ〕レベル）となる一方で、出力ハッファ回路のゲート
が開いて出力ピンが〔Ｌ〕となる。
トが行われ、セットリセット回路がリセット状態、出力
バッファ回路が初期状態に保持され、さらにゲートオン
信号も出力されない。そして、第１のＤＣテスト（出力
ピン（端子）を〔Ｌ〕にするテスト。以下、同様）を実
行する場合は、第１のテスト信号Ｖ ＯＬＸを印加する
と、セット条件と等価な信号がセットリセット回路に供
給され、該セットリセット回路の出力がセット状態（〔
Ｈ〕レベル）となる一方で、出力ハッファ回路のゲート
が開いて出力ピンが〔Ｌ〕となる。
一方、第２のＤＣテスト（出力ピンを〔Ｈ〕にするテス
ト。以下、同様）を実行する場合は、第２のテスト信号
Ｖ。Ｈを印加すると、ハードウェアリセット状況下で出
力バッファ回路のゲートが開いてリセット条件と等価な
信号が出力バノファ回路に入力し、出力ピンが〔［Ｉ〕
となる。
ト。以下、同様）を実行する場合は、第２のテスト信号
Ｖ。Ｈを印加すると、ハードウェアリセット状況下で出
力バッファ回路のゲートが開いてリセット条件と等価な
信号が出力バノファ回路に入力し、出力ピンが〔［Ｉ〕
となる。
したがって、何れのＤＣテストにおいても、テスト信号
がセット条件あるいはリセット条件の一つに組み入れら
れることとなって、従来のようなりＣテスト回路が介在
せず、ＡＣ特性の悪化が避けられる。
がセット条件あるいはリセット条件の一つに組み入れら
れることとなって、従来のようなりＣテスト回路が介在
せず、ＡＣ特性の悪化が避けられる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図である。まず、構成を説明する。
示す図である。まず、構成を説明する。
第１図はＬＳＩの全体的構成を示す図であり、この図に
おいて、５０はＬＳＩのチップである。チップ５０は大
きく分けて各種論理演算を行う論理ブロック５１と、出
力バッファ部５２と、モードレジスタ５３と、入力ピン
５４と、出力ピン２１と、リセットビン５５と、テスト
ピン５６．５７とにより構成される。
おいて、５０はＬＳＩのチップである。チップ５０は大
きく分けて各種論理演算を行う論理ブロック５１と、出
力バッファ部５２と、モードレジスタ５３と、入力ピン
５４と、出力ピン２１と、リセットビン５５と、テスト
ピン５６．５７とにより構成される。
なお、入力ビン５４や出力ピン２１は複数個あるが、説
明の都合上−つで代表させている。
明の都合上−つで代表させている。
出力バノファ部５２はセット・リセット回路１および出
力バッファ回路１２を含む他、詳細を第２図に示すよう
に、インバータ８、アンドゲート５８、オアゲート５９
．６０およびインバータ６１．６２を有している。論理
ブロック５１は各種論理演算を行ってセット条件、リセ
ット条件となる信号を出力バッファ部５２に出力する他
、ハードウェアリセット期間中は信号ＨＲＥＳＥＴがリ
セットピン５５から与えられる。
力バッファ回路１２を含む他、詳細を第２図に示すよう
に、インバータ８、アンドゲート５８、オアゲート５９
．６０およびインバータ６１．６２を有している。論理
ブロック５１は各種論理演算を行ってセット条件、リセ
ット条件となる信号を出力バッファ部５２に出力する他
、ハードウェアリセット期間中は信号ＨＲＥＳＥＴがリ
セットピン５５から与えられる。
ここに、セット、リセット条件は、例えば入力ピン５４
からの信号に基づき論理ブロック５１が内部のロジック
で必要な演算を行ってクロックφに同期するタイミング
でＨアクティブとなる信号を出力したり、あるいは入力
ピン５４からの信号に基づくのではなく、内部のロジッ
クのレジスタ等にデータを一時記憶しておいて所定期間
経過後にクロックφに同期してＨアクティブとなる信号
を出力する等のことである。また、ハードウェアリセッ
トとは、チップ５０のロジックを強制的にリセットする
こと（例えば、初期化）をいい、ＤＣテストを行うとき
は、通常、ハードウェアリセットが行われてすべての素
子が初期状態となり、この状態でＤＣテストが開始され
る。ハードウェアリセットを行うときの指令信号がＨＲ
ＥＳＥＴであり、ＨＲＥ Ｓ Ｅ Ｔはリセットピン５
５を介して外部から論理ブロック５１および出力バッフ
ァ部５２に与えられる。さらに、論理ブロック５１から
はスリーステート状態でいう（Ｚ）の信号やＱａｔｅ
ＯＮ条件が出力バッファ部５２に出力されており、こ
の信号〔Ｚ〕は第２図ではＧａｔｅ ＯＮ条件、ＶＯ
ｔｇ 、ＶＯＲがすべてノンアクティブのときに相当す
る。なお、Ｑａｔｅ ＯＮ条件は後述する。一方、テ
ストピン５６．５７はＤＣテスト時にテスト信号■ＯＬ
Ｘ （第１のＤＣテスト信号）、ＶｏＨ（第２のＤＣ
テスト信号）が印加されるものであり、ＶＯＬＸ、■。
からの信号に基づき論理ブロック５１が内部のロジック
で必要な演算を行ってクロックφに同期するタイミング
でＨアクティブとなる信号を出力したり、あるいは入力
ピン５４からの信号に基づくのではなく、内部のロジッ
クのレジスタ等にデータを一時記憶しておいて所定期間
経過後にクロックφに同期してＨアクティブとなる信号
を出力する等のことである。また、ハードウェアリセッ
トとは、チップ５０のロジックを強制的にリセットする
こと（例えば、初期化）をいい、ＤＣテストを行うとき
は、通常、ハードウェアリセットが行われてすべての素
子が初期状態となり、この状態でＤＣテストが開始され
る。ハードウェアリセットを行うときの指令信号がＨＲ
ＥＳＥＴであり、ＨＲＥ Ｓ Ｅ Ｔはリセットピン５
５を介して外部から論理ブロック５１および出力バッフ
ァ部５２に与えられる。さらに、論理ブロック５１から
はスリーステート状態でいう（Ｚ）の信号やＱａｔｅ
ＯＮ条件が出力バッファ部５２に出力されており、こ
の信号〔Ｚ〕は第２図ではＧａｔｅ ＯＮ条件、ＶＯ
ｔｇ 、ＶＯＲがすべてノンアクティブのときに相当す
る。なお、Ｑａｔｅ ＯＮ条件は後述する。一方、テ
ストピン５６．５７はＤＣテスト時にテスト信号■ＯＬ
Ｘ （第１のＤＣテスト信号）、ＶｏＨ（第２のＤＣ
テスト信号）が印加されるものであり、ＶＯＬＸ、■。
、は出力バッファ部５２に供給される。信号Ｖ。ＬＸ
、ＶＯ）１はモードレジスタ５３からも供給されるよう
になっており、モードレジスタ５３は論理ブロック５１
からの命令に基づき必要な場合には信号ＶＯＬＸ ％
ＶＯＨを出力バッファ部５２に出力する。
、ＶＯ）１はモードレジスタ５３からも供給されるよう
になっており、モードレジスタ５３は論理ブロック５１
からの命令に基づき必要な場合には信号ＶＯＬＸ ％
ＶＯＨを出力バッファ部５２に出力する。
第２図に移り、論理ブロック５１からのりセット条件を
表す信号（図中ではこの信号を単にリセット条件と表し
ている）はオアゲート７に入力されるとともに、オアゲ
ート７にはさらにアンドゲート５８の出力が入力されて
いる。アンドゲート５８には信号ＨＲＥＳＥＴおよび信
号Ｖ。ＬＸが入力されており、アンドゲート５８は信号
Ｖ。ＬＸが〔Ｈ〕であるとき〔Ｈ〕アクティブの信号Ｈ
ＲＥＳＥＴの通過を許容する。すなわち、出力ピン２１
を〔Ｌ〕とする第１のＤＣテストを行っていないとき（
ＶＯＬに−（Ｈ’ｌのとき）ハードウニアリセットがか
けられるようになっている。信号Ｖ。ＬＸは、さらにイ
ンバータ６２を介して反転してオアゲート５９に入力さ
れるとともに、インバータ６１を介してオアゲート６０
に入力されており、オアゲート５９にはセット条件が入
力されている。オアゲート５９はセット条件あるいは〔
Ｌ〕アクティブのＶ。ＬＸが入力したときセット・リセ
ット回路１をセットする。
表す信号（図中ではこの信号を単にリセット条件と表し
ている）はオアゲート７に入力されるとともに、オアゲ
ート７にはさらにアンドゲート５８の出力が入力されて
いる。アンドゲート５８には信号ＨＲＥＳＥＴおよび信
号Ｖ。ＬＸが入力されており、アンドゲート５８は信号
Ｖ。ＬＸが〔Ｈ〕であるとき〔Ｈ〕アクティブの信号Ｈ
ＲＥＳＥＴの通過を許容する。すなわち、出力ピン２１
を〔Ｌ〕とする第１のＤＣテストを行っていないとき（
ＶＯＬに−（Ｈ’ｌのとき）ハードウニアリセットがか
けられるようになっている。信号Ｖ。ＬＸは、さらにイ
ンバータ６２を介して反転してオアゲート５９に入力さ
れるとともに、インバータ６１を介してオアゲート６０
に入力されており、オアゲート５９にはセット条件が入
力されている。オアゲート５９はセット条件あるいは〔
Ｌ〕アクティブのＶ。ＬＸが入力したときセット・リセ
ット回路１をセットする。
セット・リセット回路１はセット条件または信号ｖ ｏ
ｔｘが〔Ｌ〕のとき〔Ｈ〕信号を出力し、リセット条件
および信号ＨＲＥＳＥＴが入力したとき〔Ｌ〕信号を出
力する。したがって、ＤＣテストのための信号■。、は
セット・リセット回路１の入力信号の一つの中に組み入
れられることになる。
ｔｘが〔Ｌ〕のとき〔Ｈ〕信号を出力し、リセット条件
および信号ＨＲＥＳＥＴが入力したとき〔Ｌ〕信号を出
力する。したがって、ＤＣテストのための信号■。、は
セット・リセット回路１の入力信号の一つの中に組み入
れられることになる。
なお、セット・リセット回路１はクロックφに基づくタ
イミングで作動する。上記アンドゲート５８、オアゲー
ト５９およびインバータ６２は条件伝達手段７１を構成
する。
イミングで作動する。上記アンドゲート５８、オアゲー
ト５９およびインバータ６２は条件伝達手段７１を構成
する。
セット・リセット回路ｌの出力信号はインバータ８を介
して出力バッファ回路１２に入力されており、出力バッ
ファ回路１２はセット・リセット回路１の信号レベルを
バッファ増幅して反転レベルの信号を出力ピン２１に出
力する。出力バッファ回路１２にはさらにオアゲー）６
０からの信号が入力されており、オアゲート６０にはテ
スト信号Ｖ。Ｈ，ＧａｔｅＯＮ条件およびインバータ６
１の出力が入力されている。Ｑａｔｅ ＯＮ条件はテ
スト時以外に出力°バフフッ回路１２のゲートを開き、
セット・リセット回路１からの通常の信号の通過を許容
することを意味するもので、テストを行うときはＧａｔ
ｅ ＯＮ条件が満たされず、上記通常の信号のそのま
まの通過は禁止される。
して出力バッファ回路１２に入力されており、出力バッ
ファ回路１２はセット・リセット回路１の信号レベルを
バッファ増幅して反転レベルの信号を出力ピン２１に出
力する。出力バッファ回路１２にはさらにオアゲー）６
０からの信号が入力されており、オアゲート６０にはテ
スト信号Ｖ。Ｈ，ＧａｔｅＯＮ条件およびインバータ６
１の出力が入力されている。Ｑａｔｅ ＯＮ条件はテ
スト時以外に出力°バフフッ回路１２のゲートを開き、
セット・リセット回路１からの通常の信号の通過を許容
することを意味するもので、テストを行うときはＧａｔ
ｅ ＯＮ条件が満たされず、上記通常の信号のそのま
まの通過は禁止される。
したがって、オアゲート６０から〔Ｈ〕信号が出力され
るときは出力バッファ回路１２のゲートが開いてインバ
ータ８の出力レベルがそのまま出力端子２１へ出力され
、オアゲート６０から〔Ｌ〕信号が出力されるときは出
力バッファ回路１２のゲートが閉じて出力ピン２１が（
Ｚ）になる。上記オアゲート６０およびインバータ６１
はゲート信号発生手段７２を構成する。
るときは出力バッファ回路１２のゲートが開いてインバ
ータ８の出力レベルがそのまま出力端子２１へ出力され
、オアゲート６０から〔Ｌ〕信号が出力されるときは出
力バッファ回路１２のゲートが閉じて出力ピン２１が（
Ｚ）になる。上記オアゲート６０およびインバータ６１
はゲート信号発生手段７２を構成する。
次に、作用を説明する。
濾蛮至二上
チップ５０の通常モードではテストピン５６．５７にテ
スト信号が印加されず、チップ５０は入力ピン５４から
の信号あるいは論理ブロック５１の内部ロジックに基づ
いて出力ピン２１に所定レベルの信号を発生させて、通
常の論理要求に従う。具体的には、通常の論理要求に従
い論理ブロック５１でセット条件あるいはリセット条件
が作られ、この命令がセット・リセット回路１に出力さ
れる。一方、このとき論理ブロック５１からＱａｔｅ
ＯＮ条件がオアゲート６０に入力され、Ｇａｔｅ
ＯＮ条件がアクティブ〔Ｈ〕になったとき、出力バッフ
ァ回路１２はインバータ８からの出力信号の通過を許容
している。例えば、論理ブロック５１からの〔Ｈ〕アク
ティブのリセット条件が出力されると、このリセット条
件はオアゲート７を介してアンドゲート５に入力される
。アンドゲート５はクロックφに同期してオアゲート７
からの（）（）アクティブのりセット条件を通過させて
Ｓ−ＲＦＦ２に送り、Ｓ−ＲＦＦ２は〔Ｌ〕信号を発生
させる。このＣＬ）信号はインパーク８を介して出力バ
ッファ回路１２に送られる。このため、ナントゲート３
１に〔Ｈ〕信号が入力するが、このときナントゲート３
１にはさらにオアゲー）６０からＱａｔｅ ＯＮ条件
である（ Ｈ）信号が入力されているため、ナントゲー
ト３１の出力は〔Ｌ〕となり、２ＭＯ３３４がＯＮとな
る。また、ノアゲート３２についてみると、一方の入力
端子にはインバータ８からの〔Ｈ〕信号が加わり、他方
の入力端子にはオアゲート６０からの（）（）信号がイ
ンバータ３３により反転して〔Ｌ〕レベルで加わるため
、その出力は〔Ｌ〕となり、ＮＭＯ３３５がＯＦＦとな
る。その結果、出力ピン２１が高レベルの電源Ｖ（（に
よりチャージされて、結局出力ピン２１が〔Ｈ〕レベル
となる（〔Ｈ〕信号が出力される）。このように、リセ
ット条件のときは出力ピン２１が〔Ｈ〕レベルとなる。
スト信号が印加されず、チップ５０は入力ピン５４から
の信号あるいは論理ブロック５１の内部ロジックに基づ
いて出力ピン２１に所定レベルの信号を発生させて、通
常の論理要求に従う。具体的には、通常の論理要求に従
い論理ブロック５１でセット条件あるいはリセット条件
が作られ、この命令がセット・リセット回路１に出力さ
れる。一方、このとき論理ブロック５１からＱａｔｅ
ＯＮ条件がオアゲート６０に入力され、Ｇａｔｅ
ＯＮ条件がアクティブ〔Ｈ〕になったとき、出力バッフ
ァ回路１２はインバータ８からの出力信号の通過を許容
している。例えば、論理ブロック５１からの〔Ｈ〕アク
ティブのリセット条件が出力されると、このリセット条
件はオアゲート７を介してアンドゲート５に入力される
。アンドゲート５はクロックφに同期してオアゲート７
からの（）（）アクティブのりセット条件を通過させて
Ｓ−ＲＦＦ２に送り、Ｓ−ＲＦＦ２は〔Ｌ〕信号を発生
させる。このＣＬ）信号はインパーク８を介して出力バ
ッファ回路１２に送られる。このため、ナントゲート３
１に〔Ｈ〕信号が入力するが、このときナントゲート３
１にはさらにオアゲー）６０からＱａｔｅ ＯＮ条件
である（ Ｈ）信号が入力されているため、ナントゲー
ト３１の出力は〔Ｌ〕となり、２ＭＯ３３４がＯＮとな
る。また、ノアゲート３２についてみると、一方の入力
端子にはインバータ８からの〔Ｈ〕信号が加わり、他方
の入力端子にはオアゲート６０からの（）（）信号がイ
ンバータ３３により反転して〔Ｌ〕レベルで加わるため
、その出力は〔Ｌ〕となり、ＮＭＯ３３５がＯＦＦとな
る。その結果、出力ピン２１が高レベルの電源Ｖ（（に
よりチャージされて、結局出力ピン２１が〔Ｈ〕レベル
となる（〔Ｈ〕信号が出力される）。このように、リセ
ット条件のときは出力ピン２１が〔Ｈ〕レベルとなる。
他の例として、例えば論理ブロック５１から〔Ｈ〕アク
ティブのセット条件が出力されると、この出力条件はオ
アゲート５９を介してセット・リセット回路１に入力さ
れ、セット・リセット回路１はクロックφに同期して〔
Ｈ〕信号を発生させ、インバータ８を介して出力バッフ
ァ回路１２に〔Ｌ〕倍信号送る。これにより、リセット
条件の場合とは逆の論理により、ナントゲート３１の出
力が〔Ｈ〕、ノアゲート３２の出力が〔Ｈ〕となり、２
ＭＯ３３４がＯＦＦ、ＮＭＯ３３５がＯＮとなる。その
結果、出力ピン２１の電位がグランドに下がり、結局出
力ピン２１が〔Ｌ〕レベルとなる（〔Ｌ〕倍信号出力さ
れる）。
ティブのセット条件が出力されると、この出力条件はオ
アゲート５９を介してセット・リセット回路１に入力さ
れ、セット・リセット回路１はクロックφに同期して〔
Ｈ〕信号を発生させ、インバータ８を介して出力バッフ
ァ回路１２に〔Ｌ〕倍信号送る。これにより、リセット
条件の場合とは逆の論理により、ナントゲート３１の出
力が〔Ｈ〕、ノアゲート３２の出力が〔Ｈ〕となり、２
ＭＯ３３４がＯＦＦ、ＮＭＯ３３５がＯＮとなる。その
結果、出力ピン２１の電位がグランドに下がり、結局出
力ピン２１が〔Ｌ〕レベルとなる（〔Ｌ〕倍信号出力さ
れる）。
さらにその他の例として、例えば論理ブロック５１から
スリーステートの（Ｚ）を指令する場合がある。この場
合の条件は通常モード（すなわち、ｖｔｏｘ ｓ ＶＯ
）Ｉがすべてノンアクティブ）で、Ｇａｔｅ ＯＮ条
件が働かなくなるような指令が出されることである。し
たがって、Ｑａｔｅ ＯＮ条件がノンアクティブ（〔
Ｌ〕レベル）となり、オアゲート６０の三つの入力信号
がすべて〔Ｌ〕になって出力バッファ回路１２に入力さ
れる。このため、出力バッファ回路１２についてみると
、インバータ２０からの信号のレベルがどのようなもの
であるかに拘らず、ナントゲート３１の出力が〔Ｈ〕、
ノアゲート３２の出力が〔Ｌ〕となり、ＰＭＯＳ３４お
よびＮＭＯ３３５が共にＯＦＦとなり、結局出力ピン２
１がＨｉゼインーダンス状態である〔Ｚ〕となる。
スリーステートの（Ｚ）を指令する場合がある。この場
合の条件は通常モード（すなわち、ｖｔｏｘ ｓ ＶＯ
）Ｉがすべてノンアクティブ）で、Ｇａｔｅ ＯＮ条
件が働かなくなるような指令が出されることである。し
たがって、Ｑａｔｅ ＯＮ条件がノンアクティブ（〔
Ｌ〕レベル）となり、オアゲート６０の三つの入力信号
がすべて〔Ｌ〕になって出力バッファ回路１２に入力さ
れる。このため、出力バッファ回路１２についてみると
、インバータ２０からの信号のレベルがどのようなもの
であるかに拘らず、ナントゲート３１の出力が〔Ｈ〕、
ノアゲート３２の出力が〔Ｌ〕となり、ＰＭＯＳ３４お
よびＮＭＯ３３５が共にＯＦＦとなり、結局出力ピン２
１がＨｉゼインーダンス状態である〔Ｚ〕となる。
ＡＣテストはこのような通常モードの状態で行われ、例
えば前述した入出力端子間の伝播遅延時間やセットアツ
プ時間の測定等が行われる。クロックに対するセットア
ツプ時間についてもテスト回路が介在していないため、
テスト回路があるために起因するクロックに対する遅れ
が全くなく、ＡＣ特性の悪化を避けることができ、ユー
ザに対するＬＳＩの品質を向上させることができる。
えば前述した入出力端子間の伝播遅延時間やセットアツ
プ時間の測定等が行われる。クロックに対するセットア
ツプ時間についてもテスト回路が介在していないため、
テスト回路があるために起因するクロックに対する遅れ
が全くなく、ＡＣ特性の悪化を避けることができ、ユー
ザに対するＬＳＩの品質を向上させることができる。
ＤＣテストモード
まず、リセットビン５５に外部から〔Ｈ〕アクティブの
信号ＨＲＥＳＥＴを印加する。なお、このとき信号Ｖ。
信号ＨＲＥＳＥＴを印加する。なお、このとき信号Ｖ。
ＬＸはノンアクティブで〔Ｈ〕、信号ｖｏＭはノンアク
ティブで〔Ｌ〕 、Ｇａ ｔｅ ＯＮ条件はノンアク
ティブで〔Ｌ〕となっており、すべてノンアクティブの
初期設定が行われる。信号ＨＲＥＳＥＴの印加により論
理ブロック５Ｉの内部ロジックが初期状態にリセットさ
れる。一方、出力バッファ部５２についてみると、信号
ＨＲＥＳＥＴはアンドゲート５８を介してセット・リセ
ット回路１に入力され、セット・リセット回路ｌがリセ
ット状態となって出力バッファ回路１２に〔Ｈ〕信号が
入力され、ナントゲート３１およびノアゲート３２のそ
れぞれの一方の入力端子が〔Ｈ〕となる。
ティブで〔Ｌ〕 、Ｇａ ｔｅ ＯＮ条件はノンアク
ティブで〔Ｌ〕となっており、すべてノンアクティブの
初期設定が行われる。信号ＨＲＥＳＥＴの印加により論
理ブロック５Ｉの内部ロジックが初期状態にリセットさ
れる。一方、出力バッファ部５２についてみると、信号
ＨＲＥＳＥＴはアンドゲート５８を介してセット・リセ
ット回路１に入力され、セット・リセット回路ｌがリセ
ット状態となって出力バッファ回路１２に〔Ｈ〕信号が
入力され、ナントゲート３１およびノアゲート３２のそ
れぞれの一方の入力端子が〔Ｈ〕となる。
このとき、オアゲート６０の出力は〔Ｌ〕となっている
から、ナントゲート３１の他方の入力端子も〔Ｌ〕であ
り、ノアゲート３２の他方の入力端子は〔Ｈ〕となる。
から、ナントゲート３１の他方の入力端子も〔Ｌ〕であ
り、ノアゲート３２の他方の入力端子は〔Ｈ〕となる。
このため、スリーステートの〔Ｚ〕のときと同じく出力
ビン２１がＨｉインピーダンスとなり初期状態となる。
ビン２１がＨｉインピーダンスとなり初期状態となる。
ＤＣテストはこのハードウェアリセット期間中に行われ
る。すなわち、第１のＤＣテストの場合は、〔Ｌ〕アク
ティブの信号Ｖ。ＬＸがテストピン５６に印加される。
る。すなわち、第１のＤＣテストの場合は、〔Ｌ〕アク
ティブの信号Ｖ。ＬＸがテストピン５６に印加される。
この信号Ｖ。Ｌｌｌはインバータ６２により反転した後
、オアゲート５９を介して〔Ｈ〕レベルでセット・リセ
ット回路１に出力される。
、オアゲート５９を介して〔Ｈ〕レベルでセット・リセ
ット回路１に出力される。
したがって、セット・リセット回路１についてみると、
あたかもセット条件の〔Ｈ〕信号が供給された状態と同
様となり、セット・リセット回路１の出力が〔Ｈ〕とな
ってインバータ８を介して出力バッファ回路１２に供給
される。一方、このとき〔Ｌ〕レベルの信号Ｖ。ＬＸが
アンドゲート５８に加えられ、信号ＨＲＥＳＥＴのアン
ドゲート５８の通過が禁止されることとなるため、セッ
ト・リセット条件がセット・リセット回路１に同時に入
力し、該回路１が発振してしまうことはない。また、信
号Ｖ。ＬＸはインバータ６１により反転して〔Ｈ〕レベ
ルとなった後、オアゲート６０を介して出力バッファ回
路Ｉ２に供給される。したがって、出力バッファ回路１
２のゲートが開くこととなり、セット・リセット回路ｌ
からの前記〔Ｌ〕信号を出力バッファ回路１２が受は入
れて出力バッファ回路１２の出力、すなわち、出力ピン
２１がＣＬ）レベルとなり、第１のＤＣテストが行われ
る。
あたかもセット条件の〔Ｈ〕信号が供給された状態と同
様となり、セット・リセット回路１の出力が〔Ｈ〕とな
ってインバータ８を介して出力バッファ回路１２に供給
される。一方、このとき〔Ｌ〕レベルの信号Ｖ。ＬＸが
アンドゲート５８に加えられ、信号ＨＲＥＳＥＴのアン
ドゲート５８の通過が禁止されることとなるため、セッ
ト・リセット条件がセット・リセット回路１に同時に入
力し、該回路１が発振してしまうことはない。また、信
号Ｖ。ＬＸはインバータ６１により反転して〔Ｈ〕レベ
ルとなった後、オアゲート６０を介して出力バッファ回
路Ｉ２に供給される。したがって、出力バッファ回路１
２のゲートが開くこととなり、セット・リセット回路ｌ
からの前記〔Ｌ〕信号を出力バッファ回路１２が受は入
れて出力バッファ回路１２の出力、すなわち、出力ピン
２１がＣＬ）レベルとなり、第１のＤＣテストが行われ
る。
出力ビン２１を〔Ｈ〕にする第２のＤＣテストの場合は
、Ｈアクティブの信号Ｖ。Ｈがテストピン５７に印加さ
れる。この信号Ｖ。Ｈはオアゲート６０を介して出力バ
フ２フ回路１２に供給され、出力バッファ回路１２にお
けるナントゲート３１およびノアゲート３２のそれぞれ
の他方の入力信号のレベルが変化する。すなわち、ナン
トゲート３１の一方の入力信号は〔Ｈ〕であり、他方が
〔Ｌ〕から〔Ｈ〕に変わるが、ナントゲート３１の出力
は（Ｌｌとなる。
、Ｈアクティブの信号Ｖ。Ｈがテストピン５７に印加さ
れる。この信号Ｖ。Ｈはオアゲート６０を介して出力バ
フ２フ回路１２に供給され、出力バッファ回路１２にお
けるナントゲート３１およびノアゲート３２のそれぞれ
の他方の入力信号のレベルが変化する。すなわち、ナン
トゲート３１の一方の入力信号は〔Ｈ〕であり、他方が
〔Ｌ〕から〔Ｈ〕に変わるが、ナントゲート３１の出力
は（Ｌｌとなる。
これに対して、ノアゲート３２の一方の入力信号は〔Ｌ
〕であるが、他方が〔Ｌ〕から〔Ｈ〕に変わるため、ノ
アゲート３２の出力は〔Ｈ〕から〔Ｌ〕へと変化し、Ｎ
ＭＯＳ３５がＯＦＦする。これにより、出力ピン２１が
〔Ｈ〕レベルとなり、第２のＤＣテストが行われる。
〕であるが、他方が〔Ｌ〕から〔Ｈ〕に変わるため、ノ
アゲート３２の出力は〔Ｈ〕から〔Ｌ〕へと変化し、Ｎ
ＭＯＳ３５がＯＦＦする。これにより、出力ピン２１が
〔Ｈ〕レベルとなり、第２のＤＣテストが行われる。
このように、第１のＤＣテストを実行する場合は、信号
Ｖ。ＬＸを供給すればハードウェアリセット信号ＨＲＥ
Ｓ Ｅ Ｔにより強制的にセット・リセット回路１が
リセット状態にされ続ける状態が解除されると同時に、
信号Ｖ。ＬＸによりセット条件と等価な信号がセット・
リセット回路１に供給されて、セット・リセット回路１
の出力が〔Ｈ〕（セット状態）となる一方で、出力バッ
ファ回路１２のゲートが開かれて、出力バッファ回路１
２の出力が〔Ｌ〕となる。したがって、信号■。、は単
にセット・リセット回路１のセット条件の一つに組み入
れられることとなり、従来と異なりセット・リセット回
路１および出力バッファ回路１２の間にテスト回路が全
く介在せず、ＡＣ特性の悪化が避けられる。
Ｖ。ＬＸを供給すればハードウェアリセット信号ＨＲＥ
Ｓ Ｅ Ｔにより強制的にセット・リセット回路１が
リセット状態にされ続ける状態が解除されると同時に、
信号Ｖ。ＬＸによりセット条件と等価な信号がセット・
リセット回路１に供給されて、セット・リセット回路１
の出力が〔Ｈ〕（セット状態）となる一方で、出力バッ
ファ回路１２のゲートが開かれて、出力バッファ回路１
２の出力が〔Ｌ〕となる。したがって、信号■。、は単
にセット・リセット回路１のセット条件の一つに組み入
れられることとなり、従来と異なりセット・リセット回
路１および出力バッファ回路１２の間にテスト回路が全
く介在せず、ＡＣ特性の悪化が避けられる。
また、第２のＤＣテストを実行する場合は、信号Ｖ Ｏ
ＬＸを０ＦＦＬ、ｖｏ）ＩをＯＮすれば信号ＨＲＢＳＥ
Ｔによりセット・リセット回路１がリセット状態にある
状況下で出力バッファ回路１２のゲートが開いて、リセ
ット条件と等価な信号が出力バッファ回路１２に供給さ
れて、出力バッファ回路１２の出力が［Ｈ］となる。し
たがって、信号Ｖ。イは単に出力バッフ１回路１２のゲ
ート制御信号の一つに組み入れられることとなり、上記
の場合と同様にＡＣ特性が悪化しない。その結果、ＬＳ
ＩのＡＣ特性を高めて、その品質を向上させることがで
きる。なお、ハードウェアリセット中、信号Ｖ。Ｌｘ、
Ｖｏｙをノンアクティブにすれば、出力端子２１には〔
Ｚ〕が出力される。
ＬＸを０ＦＦＬ、ｖｏ）ＩをＯＮすれば信号ＨＲＢＳＥ
Ｔによりセット・リセット回路１がリセット状態にある
状況下で出力バッファ回路１２のゲートが開いて、リセ
ット条件と等価な信号が出力バッファ回路１２に供給さ
れて、出力バッファ回路１２の出力が［Ｈ］となる。し
たがって、信号Ｖ。イは単に出力バッフ１回路１２のゲ
ート制御信号の一つに組み入れられることとなり、上記
の場合と同様にＡＣ特性が悪化しない。その結果、ＬＳ
ＩのＡＣ特性を高めて、その品質を向上させることがで
きる。なお、ハードウェアリセット中、信号Ｖ。Ｌｘ、
Ｖｏｙをノンアクティブにすれば、出力端子２１には〔
Ｚ〕が出力される。
本発明によれば、ＤＣテスト信号をセット条件あるいは
リセット条件の一つに組み入れているので、セットリセ
ット回路と出力バッファ回路の間にＤＣテスト回路が介
在せず、ＡＣ特性の悪化を防止することができ、ＬＳＩ
の品質を向上させることができる。
リセット条件の一つに組み入れているので、セットリセ
ット回路と出力バッファ回路の間にＤＣテスト回路が介
在せず、ＡＣ特性の悪化を防止することができ、ＬＳＩ
の品質を向上させることができる。
第１．２図は本発明に係る半導体集積回路の一実施例を
示す図であり、 第１図はそのＬＳＩの構成図、 第２図はその出力バッファ部の回路図、第３図は従来の
半導体集積回路を示すその要部回路図である。 ｌ・・・・・・セット・リセット回路、Ｉ２・・・・・
・出力バッファ回路、 ２１・・・・・・出力ピン、 ５０・・・・・・チップ、 ５１・・・・・・論理ブロック、 ５２・・・・・・出力バッファ部、 ５３・・・・・・モードレジスタ、 ５４・・・・・・入力ピン、 ５５・・・・・・リセットピン、 ５６・・・・・・テストピン、− ７１・・・・・・条件伝達手段、 ７２・・・・・・ゲート信号発生手段。
示す図であり、 第１図はそのＬＳＩの構成図、 第２図はその出力バッファ部の回路図、第３図は従来の
半導体集積回路を示すその要部回路図である。 ｌ・・・・・・セット・リセット回路、Ｉ２・・・・・
・出力バッファ回路、 ２１・・・・・・出力ピン、 ５０・・・・・・チップ、 ５１・・・・・・論理ブロック、 ５２・・・・・・出力バッファ部、 ５３・・・・・・モードレジスタ、 ５４・・・・・・入力ピン、 ５５・・・・・・リセットピン、 ５６・・・・・・テストピン、− ７１・・・・・・条件伝達手段、 ７２・・・・・・ゲート信号発生手段。
Claims (1)
- 【特許請求の範囲】 各種論理演算を行い、少なくともセット条件およびリ
セット条件に対応する信号を出力する論理ブロックと、 セット条件に対応する信号が入力すると２値論理レベル
の〔Ｈ〕を発生し、リセット条件に対応する信号が入力
すると２値論理レベルの〔Ｌ〕を発生するセットリセッ
ト回路と、 論理ブロックとセットリセット回路の間に設けられ、論
理ブロックからのリセット条件はそのままセットリセッ
ト回路へ通過を許容し、第１のＤＣテスト信号が入力し
ていないときハードウェアリセット信号が印加されると
、該ハードウェアリセット信号の通過を許容し、第１の
ＤＣテスト信号が入力すると、該ＤＣテスト信号をセッ
ト条件と同一の論理レベルとしてセットリセット回路に
出力する条件伝達手段と、 ゲートオン条件に対応する信号、第２のテスト信号ある
いは第１のテスト信号を反転させた信号のうち何れか一
つ以上のものがアクティブになると、所定のゲート信号
を出力するゲート信号発生手段と、 所定のゲート信号が入力していないとき出力端子をハイ
インピーダンス状態とし、該ゲート信号が入力している
ときセットリセット回路からの２値論理レベルと同一レ
ベルの信号を出力端子に出力し、さらに、ハードウェア
リセット信号がセットリセット回路に入力している状態
で第２のテスト信号がゲート信号発生手段に加えられ、
所定のゲート信号が入力すると、出力端子を〔Ｈ〕レベ
ルとする出力バッファ回路と、 を備えたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307930A JP2579327B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体集積回路 |
| US07/278,503 US4904883A (en) | 1987-12-04 | 1988-12-01 | Semiconductor integrated circuit having a DC test function |
| KR1019880016150A KR910007411B1 (ko) | 1987-12-04 | 1988-12-04 | Dc 테스트 기능을 갖춘 반도체 집적회로 |
| DE88311498T DE3883504T2 (de) | 1987-12-04 | 1988-12-05 | Integrierte Halbleiterschaltung mit einer Gleichstromprüfungsfunktion. |
| EP88311498A EP0321133B1 (en) | 1987-12-04 | 1988-12-05 | Semiconductor integrated circuit having a dc test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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