JPH0115144B2 - - Google Patents
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- JPH0115144B2 JPH0115144B2 JP58008052A JP805283A JPH0115144B2 JP H0115144 B2 JPH0115144 B2 JP H0115144B2 JP 58008052 A JP58008052 A JP 58008052A JP 805283 A JP805283 A JP 805283A JP H0115144 B2 JPH0115144 B2 JP H0115144B2
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- JP
- Japan
- Prior art keywords
- dielectric substrate
- metallized layer
- integrated circuit
- hybrid integrated
- circuit device
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/10—Arrangements for heating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3452—Solder masks
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
〔発明の技術分野〕
この発明は高周波信号増幅用の混成集積回路装
置に係り、特にその放熱板への取付け形態の改良
に関するものである。 〔従来技術〕 第１図は従来の混成集積回路装置の一例を示す
平面図、第２図はその−線での断面図であ
る。図において、１は銅からなる放熱板、２はア
ルミナ等からなる誘電体基板、３はこの誘電体基
板２に形成された銀（Ag）−パラジウム（Pd）
合金などからなる裏面メタライズ層、４は誘電体
基板２の表面に形成され、任意のパターンを有す
るAg−Pd等からなる表メタライズ層、５，６は
半田等（図示せず）で表メタライズ層４の所要位
置に接着された半導体素子、７，８はそれぞれ半
導体素子５，６の電極（図示せず）と表メタライ
ズ層４の所要部分とを接続する金などからなる金
属細線、９，１０はそれぞれ半導体素子５，６お
よび金属細線７，８を覆うワニス等の絶縁物、１
１，１２はインピーダンス整合回路を構成するよ
うに表面メタライズ層４の所要部分に半田付けさ
れたそれぞれコンデンサおよびコイルを示す。１
３は信号入力リード、１４は電源供給用リード、
１５は信号出力リード、１６は放熱板１と誘電体
基板２の裏面メタライズ層３とを接着する半田層
である。 以上のように構成された従来装置では、電源供
給用リード１４から直流電源電圧が供給されて動
作し、信号入力リード１３から入力された信号が
数百倍に増幅されて信号出力リード１５から取り
出され増幅器の機能を発揮する。 ところで、高周波信号の増幅用の混成集積回路
装置は、最近、高利得化、高出力化、高性能化が
要求され、半導体素子５，６の搭載数、並びにイ
ンピーダンス整合用素子であるコイル１２および
コンデンサ１１の数の増大、さらには表メタライ
ズ層４のパターンの占める面積等の増大により誘
電体基板２の面積は増大の一途をたどつている。
しかし、この誘電体基板２の大形化にともなつ
て、誘電体基板２が割れるという致命的な故障が
発生する傾向が大きくなつた。特に、放熱板１と
誘電体基板２とを半田層１６で200℃程度の温度
で接着した後、室温に、更には−20℃等の低温に
したときに発生する。その原因はアルミナからな
る誘電体基板２と銅からなる放熱板１との熱膨張
係数が下表に示すように大きな差を有するため
で、低温になるほど、また誘電体基板２が大形に
なるほど、誘電体基板２の受ける応力は大きくな
り、基板割れの発生につながる。
置に係り、特にその放熱板への取付け形態の改良
に関するものである。 〔従来技術〕 第１図は従来の混成集積回路装置の一例を示す
平面図、第２図はその−線での断面図であ
る。図において、１は銅からなる放熱板、２はア
ルミナ等からなる誘電体基板、３はこの誘電体基
板２に形成された銀（Ag）−パラジウム（Pd）
合金などからなる裏面メタライズ層、４は誘電体
基板２の表面に形成され、任意のパターンを有す
るAg−Pd等からなる表メタライズ層、５，６は
半田等（図示せず）で表メタライズ層４の所要位
置に接着された半導体素子、７，８はそれぞれ半
導体素子５，６の電極（図示せず）と表メタライ
ズ層４の所要部分とを接続する金などからなる金
属細線、９，１０はそれぞれ半導体素子５，６お
よび金属細線７，８を覆うワニス等の絶縁物、１
１，１２はインピーダンス整合回路を構成するよ
うに表面メタライズ層４の所要部分に半田付けさ
れたそれぞれコンデンサおよびコイルを示す。１
３は信号入力リード、１４は電源供給用リード、
１５は信号出力リード、１６は放熱板１と誘電体
基板２の裏面メタライズ層３とを接着する半田層
である。 以上のように構成された従来装置では、電源供
給用リード１４から直流電源電圧が供給されて動
作し、信号入力リード１３から入力された信号が
数百倍に増幅されて信号出力リード１５から取り
出され増幅器の機能を発揮する。 ところで、高周波信号の増幅用の混成集積回路
装置は、最近、高利得化、高出力化、高性能化が
要求され、半導体素子５，６の搭載数、並びにイ
ンピーダンス整合用素子であるコイル１２および
コンデンサ１１の数の増大、さらには表メタライ
ズ層４のパターンの占める面積等の増大により誘
電体基板２の面積は増大の一途をたどつている。
しかし、この誘電体基板２の大形化にともなつ
て、誘電体基板２が割れるという致命的な故障が
発生する傾向が大きくなつた。特に、放熱板１と
誘電体基板２とを半田層１６で200℃程度の温度
で接着した後、室温に、更には−20℃等の低温に
したときに発生する。その原因はアルミナからな
る誘電体基板２と銅からなる放熱板１との熱膨張
係数が下表に示すように大きな差を有するため
で、低温になるほど、また誘電体基板２が大形に
なるほど、誘電体基板２の受ける応力は大きくな
り、基板割れの発生につながる。
この発明は以上のような点に鑑みてなされたも
ので、誘電体基板の裏面全面に形成されたメタラ
イズ層の一部に絶縁物をコーテイングして半田づ
け阻止領域を設け、半田づけ面積を制限すること
によつて、基板割れの発生の少ない高周波信号増
幅用の混成集積回路装置を提案するものである。 〔発明の実施例〕 第３図はこの発明の一実施例による高周波信号
増幅用の混成集積回路装置の構成を示す断面図、
第４図はこの実施例に用いる誘電体基板の裏面図
である。図において、第１図、第２図と同等部分
は同一符号で示し、説明の重複を避ける。この実
施例ではアルミナからなる誘電体基板２の表面に
表メタライズ層パターン４を、裏面全面に裏面メ
タライズ層３を従来例と同様に形成し、その後
に、裏面メタライズ層３の上に、その長手方向両
端部を所定幅で覆うようにガラスコーテイング１
７を施す。このガラスコーテイング１７は400〜
600℃程度で焼成できるものを用い、厚さは20μ
以下程度にする。このように形成した誘電体基板
２の表メタライズ層４に半導体素子５，６等を半
田などで取りつけ、最後にその誘電体基板２の裏
面を放熱板１に鉛（Pb）・スズ（Sn）系半田で接
着する。この場合、半田の融点は300℃以下であ
り、上記半田付け作業時にガラスコーテイング１
７は溶融することはなく、その部分は半田と接着
しない。従つて、放熱板１と誘電体基板２との接
着面積はガラスコーテイング１７の形成部分だけ
少なくなる。これによつて、大形化された誘電体
基板２を用い、搭載部品を増加させても、誘電体
基板２の受けるストレスを大幅に軽減できる。た
だし、半導体素子５，６が高出力素子の場合は十
分な熱放射を必要とするので、半導体素子５，６
は裏面にガラスコーテイングのない部分に取付け
る必要がある。 〔発明の効果〕 以上説明したように、この発明になる高周波信
号増幅用の混成集積回路装置では、誘電体基板の
裏面全面に形成されたメタライズ層の一部を半田
より融点の高い絶縁物でコーテイングし、誘電体
基板の放熱板への半田付けを所要部分に限定した
ので、温度変化による誘電体基板へのストレスの
発生を小さくすることができ、基板割れを少なく
することができる。
ので、誘電体基板の裏面全面に形成されたメタラ
イズ層の一部に絶縁物をコーテイングして半田づ
け阻止領域を設け、半田づけ面積を制限すること
によつて、基板割れの発生の少ない高周波信号増
幅用の混成集積回路装置を提案するものである。 〔発明の実施例〕 第３図はこの発明の一実施例による高周波信号
増幅用の混成集積回路装置の構成を示す断面図、
第４図はこの実施例に用いる誘電体基板の裏面図
である。図において、第１図、第２図と同等部分
は同一符号で示し、説明の重複を避ける。この実
施例ではアルミナからなる誘電体基板２の表面に
表メタライズ層パターン４を、裏面全面に裏面メ
タライズ層３を従来例と同様に形成し、その後
に、裏面メタライズ層３の上に、その長手方向両
端部を所定幅で覆うようにガラスコーテイング１
７を施す。このガラスコーテイング１７は400〜
600℃程度で焼成できるものを用い、厚さは20μ
以下程度にする。このように形成した誘電体基板
２の表メタライズ層４に半導体素子５，６等を半
田などで取りつけ、最後にその誘電体基板２の裏
面を放熱板１に鉛（Pb）・スズ（Sn）系半田で接
着する。この場合、半田の融点は300℃以下であ
り、上記半田付け作業時にガラスコーテイング１
７は溶融することはなく、その部分は半田と接着
しない。従つて、放熱板１と誘電体基板２との接
着面積はガラスコーテイング１７の形成部分だけ
少なくなる。これによつて、大形化された誘電体
基板２を用い、搭載部品を増加させても、誘電体
基板２の受けるストレスを大幅に軽減できる。た
だし、半導体素子５，６が高出力素子の場合は十
分な熱放射を必要とするので、半導体素子５，６
は裏面にガラスコーテイングのない部分に取付け
る必要がある。 〔発明の効果〕 以上説明したように、この発明になる高周波信
号増幅用の混成集積回路装置では、誘電体基板の
裏面全面に形成されたメタライズ層の一部を半田
より融点の高い絶縁物でコーテイングし、誘電体
基板の放熱板への半田付けを所要部分に限定した
ので、温度変化による誘電体基板へのストレスの
発生を小さくすることができ、基板割れを少なく
することができる。
第１図は従来の混成集積回路装置の一例を示す
平面図、第２図はその−線での断面図、第３
図はこの発明の一実施例の構成を示す断面図、第
４図はこの実施例に用いる誘電体基板の裏面図で
ある。 図において、１は放熱板、２は誘電体基板、３
は裏面メタライズ層、４は表メタライズ層、５，
６は半導体素子、１１はコンデンサ（回路素子）、
１２はコイル（回路素子）、１６は半田層、１７
はガラス層（絶縁層）である。なお、図中同一符
号は同一または相当部分を示す。
平面図、第２図はその−線での断面図、第３
図はこの発明の一実施例の構成を示す断面図、第
４図はこの実施例に用いる誘電体基板の裏面図で
ある。 図において、１は放熱板、２は誘電体基板、３
は裏面メタライズ層、４は表メタライズ層、５，
６は半導体素子、１１はコンデンサ（回路素子）、
１２はコイル（回路素子）、１６は半田層、１７
はガラス層（絶縁層）である。なお、図中同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 高周波信号を増幅するための半導体素子など
の回路素子を装着し、裏面全面にメタライズ層が
形成された誘電体基板を、その裏面側にて放熱板
に半田などのろう材で接着してなる混成集積回路
装置において、 上記誘電体基板の裏面メタライズ層の一部を上
記ろう材より融点の高い絶縁物でコーテイングし
たことを特徴とする混成集積回路装置。 ２ 上記誘電体基板は長方形をなし、その長手方
向の両端部を絶縁物でコーテイングしたことを特
徴とする特許請求の範囲第１項記載の混成集積回
路装置。 ３ 上記回路素子のうち発熱を伴う素子は絶縁物
でコーテイングされない部分に対応する部分に装
着したことを特徴とする特許請求の範囲第１項ま
たは第２項記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008052A JPS59132153A (ja) | 1983-01-18 | 1983-01-18 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008052A JPS59132153A (ja) | 1983-01-18 | 1983-01-18 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132153A JPS59132153A (ja) | 1984-07-30 |
| JPH0115144B2 true JPH0115144B2 (ja) | 1989-03-15 |
Family
ID=11682556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008052A Granted JPS59132153A (ja) | 1983-01-18 | 1983-01-18 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132153A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524881B1 (en) | 2000-08-25 | 2003-02-25 | Micron Technology, Inc. | Method and apparatus for marking a bare semiconductor die |
| US7169685B2 (en) | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132448U (ja) * | 1981-02-12 | 1982-08-18 |
-
1983
- 1983-01-18 JP JP58008052A patent/JPS59132153A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132153A (ja) | 1984-07-30 |
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