JPH0115146B2 - - Google Patents
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- JPH0115146B2 JPH0115146B2 JP55138802A JP13880280A JPH0115146B2 JP H0115146 B2 JPH0115146 B2 JP H0115146B2 JP 55138802 A JP55138802 A JP 55138802A JP 13880280 A JP13880280 A JP 13880280A JP H0115146 B2 JPH0115146 B2 JP H0115146B2
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- 238000002955 isolation Methods 0.000 claims description 2
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- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、特に１つの入
力により多数の出力を取り出すことができるイン
テグレイテツドインジエクター論理回路装置
（I2L回路）に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor integrated circuit device, and particularly to an integrated injector logic circuit device (I 2 L circuit) that can take out multiple outputs from one input.
従来I2Lにおいて、取り出される出力の数は、
せいぜい６〜８個程度であつた。そこで本発明者
は出力数が、数十個取り出すことができるI2L回
路装置を考えることにした。 In conventional I 2 L, the number of outputs taken out is
There were about 6 to 8 pieces at most. Therefore, the inventor of the present invention decided to consider an I 2 L circuit device that can output several tens of outputs.
本発明の目的は、１入力により数十個の出力を
取り出すことができるI2L回路装置を提供するこ
とである。 An object of the present invention is to provide an I 2 L circuit device that can take out several dozen outputs from one input.
他の目的は、数十個の出力を取り出してもI2L
回路素子の集積度が低下しないI2L半導体集積回
路装置を提供することである。 For other purposes, even if you take out a few dozen outputs, I 2 L
An object of the present invention is to provide an I 2 L semiconductor integrated circuit device in which the degree of integration of circuit elements does not decrease.
さらに他の目的は、消費電力を低減したI2L回
路装置を提供することである。 Still another object is to provide an I 2 L circuit device with reduced power consumption.
本発明の基本的回路構成を第１図に示す。本発
明は、第１図に示したように、入力信号が印加さ
れる入力端子１が、NPN型トランジスタＴ１の
ベースに接続され、このNPN型トランジスタＴ
１のエミツタにPNP型トランジスタＴ１′のベー
スが、NPN型トランジスタＴ１のベースにPNP
型トランジスタＴ１′のコレクタが接続され、
PNP型トランジスタのエミツタにはインジエク
タ信号が印加される。NPN型トランジスタＴ１
のコレクタには、コレクタがマルチになつた
NPN型のトランジスタＴ１−１，Ｔ１−２，Ｔ
１−３、のエミツタが接続され、かつこれらマル
チコレクタトランジスタのベースには、それぞれ
PNP型のトランジスタＴ１−１′，Ｔ１−２′，
Ｔ１−３′のコレクタが接続されており、これら
PNP型トランジスタのベースはNPN型トランジ
スタＴ１のコレクタに接続され、エミツタは、イ
ンジエクタ端子２に接続されている。NPN型ト
ランジスタＴ１−１，Ｔ１−２，Ｔ１−３それぞ
れのマルチコレクタから多数の出力が取り出され
る。上記したようなマルチコレクタのNPN型ト
ランジスタを複数個接続することにより、多数の
出力を取り出すことができる。 The basic circuit configuration of the present invention is shown in FIG. In the present invention, as shown in FIG. 1, an input terminal 1 to which an input signal is applied is connected to the base of an NPN transistor T1.
The base of the PNP type transistor T1' is connected to the emitter of 1, and the base of the NPN type transistor T1 is connected to the base of
The collector of type transistor T1' is connected to
An injector signal is applied to the emitter of the PNP transistor. NPN transistor T1
The collector now has multiple
NPN type transistors T1-1, T1-2, T
The emitters of 1-3 are connected, and the bases of these multi-collector transistors are connected to
PNP type transistors T1-1', T1-2',
The collectors of T1-3' are connected and these
The base of the PNP transistor is connected to the collector of the NPN transistor T1, and the emitter is connected to the injector terminal 2. A large number of outputs are taken out from the multi-collectors of each of the NPN transistors T1-1, T1-2, and T1-3. By connecting a plurality of multi-collector NPN transistors as described above, a large number of outputs can be obtained.
次に本発明に従つた回路の動作を説明する。信
号端子１に、0.7V程度の電圧が印加されると、
PNP型トランジスタＴ１′の電流がNPN型トラ
ンジスタＴ１のベースに流れ込み、NPN型トラ
ンジスタＴ１はONして、そのコレクタ電位は、
0.1V程度になる。そうすると、PNP型トランジ
スタＴ１−１′，Ｔ１−２′，Ｔ１−３′に電流が
流れ、マルチコレクタのNPN型トランジスタＴ
１―１，Ｔ１―２，Ｔ１―３のベースに上記
PNP型トランジスタの電流が流れ込み各NPN型
トランジスタＴ１−１，Ｔ１−２，Ｔ１−３は
ONする。逆に、入力端子１が接地電位になる
と、PNP型トランジスタＴ１′の電流は、グラン
ドに流れ込み、NPN型トランジスタＴ１はOFF
して、このトランジスタのコレクタ電位は上昇
し、PNP型トランジスタＴ１−１′，Ｔ１−２′，
Ｔ１−３′には電流が流れずマルチコレクタの
NPN型トランジスタＴ１−１，Ｔ１−２，Ｔ１
−３の各ベースには電流が流れ込まず、各NPN
型トランジスタＴ１−１，Ｔ１−２，Ｔ１−３は
OFFする。 Next, the operation of the circuit according to the present invention will be explained. When a voltage of about 0.7V is applied to signal terminal 1,
The current of the PNP transistor T1' flows into the base of the NPN transistor T1, turning on the NPN transistor T1, and its collector potential becomes
It will be around 0.1V. Then, current flows through the PNP transistors T1-1', T1-2', and T1-3', and the multi-collector NPN transistor T
The above on the base of 1-1, T1-2, T1-3
The current of the PNP type transistor flows into each NPN type transistor T1-1, T1-2, T1-3.
Turn on. Conversely, when the input terminal 1 becomes the ground potential, the current of the PNP transistor T1' flows to the ground, and the NPN transistor T1 is turned off.
As a result, the collector potential of this transistor rises, and the PNP type transistors T1-1', T1-2',
No current flows through T1-3' and the multi-collector
NPN type transistor T1-1, T1-2, T1
No current flows into each base of −3, and each NPN
type transistors T1-1, T1-2, T1-3 are
Turn off.
上記したような回路にすれば、入力端子１は、
NPN型トランジスタＴ１のベースに接続するの
みで良い。かつ、出力は、（NPN型トランジスタ
Ｔ１のコレクタ側に接続するマルチコレクタの
NPN型トランジスタの数×１つのマルチコレク
タNPN型トランジスタのコレクタ数）だけ取り
出すことができる。従つて、１つの入力によつ
て、数十個の出力を取り出すことができるのであ
る。 If the circuit is configured as described above, input terminal 1 will be
It only needs to be connected to the base of the NPN transistor T1. And the output is (of the multi-collector connected to the collector side of the NPN transistor T1)
Number of NPN transistors x number of collectors of one multi-collector NPN transistor) can be taken out. Therefore, several dozen outputs can be obtained from one input.
しかも、各マルチコレクタトランジスタＴ１−
１，Ｔ１−２，Ｔ１−３、それぞれには、ベース
電極取り出しが必要なため、ベース電極への配線
が減り、それだけI2L回路の集積度を向上するこ
とができるのである。 Moreover, each multi-collector transistor T1-
1, T1-2, and T1-3, it is necessary to take out the base electrodes, so the number of wirings to the base electrodes is reduced, and the degree of integration of the I 2 L circuit can be improved accordingly.
さらに、本発明のI2L回路は、入力信号が、グ
ランド電位の時は、PNP型トランジスタＴ１−
１′，Ｔ１−２′，Ｔ１−３′、それぞれには電流
が流れないため消費電力は、低減するのである。 Furthermore, in the I 2 L circuit of the present invention, when the input signal is at ground potential, the PNP transistor T1-
Since no current flows through each of T1', T1-2', and T1-3', power consumption is reduced.
次に本発明の回路を、リードオンリーメモリ
（ROM）に応用した場合を、第２図の回路図第
３図の集積回路装置の平面図、第４図の集積回路
装置の断面図に基づき述べる。まず、第２図に示
すように、第１図で示した回路を「例」方向にＮ
個並べ、「行」方向にマルチコレクタのトランジ
スタをｎ個形成する。入力端子１には、NPN型
トランジスタＴ１のベースが接続され、Ｔ１のエ
ミツタには、PNP型トランジスタＴ１′のベース
が接続され、接地電位に接続されている。 Next, the application of the circuit of the present invention to a read-only memory (ROM) will be described based on the circuit shown in FIG. 2, the plan view of the integrated circuit device shown in FIG. 3, and the cross-sectional view of the integrated circuit device shown in FIG. . First, as shown in Figure 2, move the circuit shown in Figure 1 in the "example" direction.
N multi-collector transistors are formed in the "row" direction. The base of an NPN transistor T1 is connected to the input terminal 1, and the base of a PNP transistor T1' is connected to the emitter of T1, which is connected to a ground potential.
Ｔ１のベースにはPNP型トランジスタＴ１′の
コレクタが接続され、エミツタには、インジエク
タ端子Vjが接続されている。そして、NPN型ト
ランジスタＴ１のコレクタには、マルチコレクタ
トランジスタＴ１−１，Ｔ１−２，……Ｔ１−ｎ
のエミツタがｎ個接続されている。そして、各マ
ルチコレクタのトランジスタＴ１−１，Ｔ１−
２，Ｔ１−３……Ｔ１−ｎのベースには、それぞ
れPNP型のトランジスタＴ１−１′，Ｔ１−２′，
……Ｔ１−n′のコレクタが接続されている。そし
て、これらPNP型のトランジスタＴ１−１′，Ｔ
１−２′，……Ｔ１−n′のエミツタにはインジエ
クタ端子Vjが接続されている。そして、NPN型
トランジスタＴ１−１，Ｔ１−２，……Ｔ１−ｎ
の各マルチコレクタから多数の出力を取り出して
いる。入力２〜Ｎには、上記と同じ様な回路が接
続され、「行」方向に、共通な出力を取り出して
いる。第２図に示した様に、各入力に対して、出
力が必要な箇所のコレクタに、コレクトを取り、
各コレクタより出力を取り出している。次に第２
図に示したROMを半導体基板中に形成した場合
を第３図の平面図及び第４図の断面図で示す。第
４図の断面図に示すように、ｐ型半導体基板２０
上にＮ型のエピタキシヤル層２２を形成して、こ
のＮ型エピタキシヤル層２２中に形成したP+型
のアイソレーシヨン領域２１によつてＮ型エピタ
キシヤル層２２を複数のＮ型島領域に分離し、こ
のＮ型島領域中に、Ｐ型領域２４，２５を形成
し、このＰ型領域２４、Ｎ型のエピタキシヤル層
２２、Ｐ型領域２５とでPNP型トランジスタTN
−n′を形成する。他のPNP型トランジスタTN′，
TN−１′，TN−２′，……も同様に形成する。
Ｐ型領域２５中に複数のＮ型領域２６，２７，２
８，２９，を形成して、このＮ型領域とＰ型領域
２５及びＮ型エピタキシヤル層２２とでマルチコ
レクタのNPN型トランジスタTN−ｎを形成す
る、他のマルチコレクタのNPN型トランジスタ
TN−１，TN−２，……も、同様に形成する。
尚単一コレクタのNPN型トランジスタTNは、
Ｐ型領域中に形成するＮ型のコレクタ領域を一つ
にして、形成する。 The base of T1 is connected to the collector of a PNP transistor T1', and the emitter is connected to an injector terminal Vj. The collector of the NPN transistor T1 includes multi-collector transistors T1-1, T1-2,...T1-n.
n emitters are connected. And each multi-collector transistor T1-1, T1-
2, T1-3...T1-n have PNP type transistors T1-1', T1-2', and T1-n at their bases, respectively.
...The collector of T1-n' is connected. These PNP type transistors T1-1', T
An injector terminal Vj is connected to the emitters of 1-2', . . . T1-n'. And NPN type transistors T1-1, T1-2,...T1-n
A large number of outputs are taken from each multicollector. Circuits similar to those described above are connected to inputs 2 to N, and common outputs are taken out in the "row" direction. As shown in Figure 2, for each input, collect it to the collector where the output is required.
Output is extracted from each collector. Then the second
The plan view of FIG. 3 and the sectional view of FIG. 4 show the case where the ROM shown in the figure is formed in a semiconductor substrate. As shown in the cross-sectional view of FIG. 4, a p-type semiconductor substrate 20
An N-type epitaxial layer 22 is formed on top of the N-type epitaxial layer 22, and a P + -type isolation region 21 formed in the N-type epitaxial layer 22 forms the N-type epitaxial layer 22 into a plurality of N-type island regions. P-type regions 24 and 25 are formed in this N-type island region, and the P-type region 24, the N-type epitaxial layer 22, and the P-type region 25 form a PNP-type transistor TN.
−n′ is formed. Other PNP type transistor TN′,
TN-1', TN-2', . . . are formed in the same manner.
A plurality of N-type regions 26, 27, 2 in the P-type region 25
8, 29, and the N-type region, P-type region 25, and N-type epitaxial layer 22 form a multi-collector NPN transistor TN-n.
TN-1, TN-2, . . . are formed in the same manner.
In addition, the single collector NPN type transistor TN is
The N-type collector region formed in the P-type region is formed as one.
第３図に示すようにこれらの素子の配線は、ほ
とんど「行」方向に形成される。たとえば、
PNP型トランジスタＴ１−１′，Ｔ２−１′，…
…TN−１′の各エミツタは、１つの金属配線に
よつて共通に接続され、インジエクタ端子Vjに
接続される。同様に他のPNP型トランジスタ、
Ｔ１−２′，Ｔ２−２′……TN−２′，Ｔ１−n′，
Ｔ２−n′，……TN−n′も同様に形成する。さら
に、各マルチコレクタトランジスタＴ１−１……
Ｔ１−ｎ，TN−ｎの各個々のコレクタ領域も同
一金属層とコンタクトを取り「行」方向に、共通
に接続される。その場合、出力の取り出し方によ
つて、コレクタ領域とのコンタクトを必要としな
い場所も有る。そういう場所は、コレクタ領域上
に絶縁膜を介して、金属配線層が形成される。入
力が印加されるNPN型トランジスタＴ１，Ｔ２
……TNのベース領域には、入力を印加するため
の配線がコンタクトされている。さらに、上記し
た各NPN型トランジスタＴ１，Ｔ２，……TN
と、組になつているPNP型のトランジスタＴ
１′，Ｔ２′，……TN′のエミツタ領域に同一の金
属配線をコンタクトして、これらPNP型トラン
ジスタＴ１′，Ｔ２′，……TN′を「行」方向に共
通に接続する。各入力が印加されるNPN型トラ
ンジスタＴ１，Ｔ２……TNのコレクタと、マル
チコレクタNPN型トランジスタが形成されるＮ
型エピタキシヤル層とを接続する。 As shown in FIG. 3, the wiring for these elements is mostly formed in the "row" direction. for example,
PNP type transistors T1-1', T2-1',...
...Each emitter of TN-1' is connected in common by one metal wiring and connected to the injector terminal Vj. Similarly other PNP type transistors,
T1-2', T2-2'...TN-2', T1-n',
T2-n', . . . TN-n' are formed in the same manner. Furthermore, each multi-collector transistor T1-1...
The individual collector regions of T1-n and TN-n also make contact with the same metal layer and are commonly connected in the "row" direction. In that case, depending on how the output is taken out, there are some locations that do not require contact with the collector region. In such a place, a metal wiring layer is formed on the collector region with an insulating film interposed therebetween. NPN transistors T1 and T2 to which input is applied
...The base region of the TN is contacted with wiring for applying input. Furthermore, each of the above-mentioned NPN type transistors T1, T2,...TN
and the PNP type transistor T that is paired with
The same metal wiring is contacted to the emitter regions of PNP type transistors T1', T2', . . . TN' to commonly connect them in the "row" direction. NPN transistors T1, T2 to which each input is applied...collector of TN and N to form a multi-collector NPN transistor
type epitaxial layer.
以上述べたように、本発明に従つたI2L回路を
ROMに応用した場合、前述したように、各マル
チコレクタトランジスタのベース電極取り出しが
不用なため、このベース電極への配線が不用とな
り、マルチコレクタトランジスタを多数接続して
も、配線面積が増大せず、素子の集積度が低下す
ることはない。これは特に大容量のバイポーラ型
ROMを形成する上で非常に有利な点である。 As described above, the I 2 L circuit according to the present invention
When applied to ROM, as mentioned above, it is not necessary to take out the base electrode of each multi-collector transistor, so wiring to this base electrode is unnecessary, and even if a large number of multi-collector transistors are connected, the wiring area does not increase. , the degree of integration of the device does not decrease. This is a particularly large capacity bipolar type
This is a very advantageous point in forming ROM.
本発明は、１つの入力に対して、複数の、特に
数十個の出力を取り出す場合に有効である。 The present invention is effective when a plurality of outputs, especially several dozen outputs, are extracted for one input.
本発明の方法では、１つのインジエクタで４つ
の出力を取り出す場合を示したが、最大５つまで
の出力は取り出すことが可能である。 In the method of the present invention, a case has been shown in which four outputs are taken out with one injector, but it is possible to take out up to five outputs.
尚、第５図に本発明のその他の実施例を記載す
る。この方法で、形成したI2L回路によれば、１
入力当り取り出すことができる出力数は最大100
個ぐらいである。従つて、この方法で、ROMを
形成すると、100個／入力×Ｎ（入力数）＝100N個
の出力数を取り出すことができ、大容量のメモリ
を作ることが可能である。 Further, FIG. 5 shows another embodiment of the present invention. According to the I 2 L circuit formed by this method, 1
Maximum number of outputs per input is 100
It's about 1 piece. Therefore, if a ROM is formed using this method, it is possible to take out the number of outputs of 100/input×N (number of inputs)=100N, making it possible to create a large-capacity memory.
本発明は、以上述べてきたように、種々の利点
を有し、特にバイポーラ型ROM構成上非常に有
益である。 As described above, the present invention has various advantages, and is particularly useful for bipolar ROM configurations.
第１図は、本発明に従つた基本的な回路図、第
２図は、本発明をリードオンリーメモリーに使用
した場合の回路図、第３図は、第２図に示した回
路を、半導体基板中に作成した時の平面図、第４
図は、第３図の平面図をＡ−A′間で切断した所
の断面図。第５図は、本発明のその他の実施例を
示す平面図。
１……入力端子、２……インジエクタ端子、
３，４，５，６，７，８，９，１０，１１，１
２，１３，１４，……出力端子、入力１、入力
２、……入力Ｎ……入力端子、Ｔ１′，Ｔ１−
１′，Ｔ１−２′，Ｔ１−３′，Ｔ１−N′，Ｔ２′，
Ｔ２−１′，Ｔ２−２′，Ｔ２−n′，TN′，TN−
１′，TN−２′，TN−n′……PNP型トランジス
タ、Ｔ１，Ｔ１−１，Ｔ１−２，Ｔ１−ｎ，Ｔ
２，Ｔ２−１，Ｔ２−２，Ｔ２−ｎ，TN，TN
−１，TN−２，TN−ｎ……NPN型トランジス
タ。
FIG. 1 is a basic circuit diagram according to the present invention, FIG. 2 is a circuit diagram when the present invention is used in a read-only memory, and FIG. 3 is a circuit diagram of the circuit shown in FIG. Plan view when created in the board, 4th
The figure is a cross-sectional view of the plan view of FIG. 3 taken along line A-A'. FIG. 5 is a plan view showing another embodiment of the present invention. 1...Input terminal, 2...Injector terminal,
3, 4, 5, 6, 7, 8, 9, 10, 11, 1
2, 13, 14, ...output terminal, input 1, input 2, ...input N ...input terminal, T1', T1-
1', T1-2', T1-3', T1-N', T2',
T2-1', T2-2', T2-n', TN', TN-
1', TN-2', TN-n'...PNP type transistor, T1, T1-1, T1-2, T1-n, T
2, T2-1, T2-2, T2-n, TN, TN
-1, TN-2, TN-n...NPN type transistor.
Claims (1)
電型の複数の第２半導体領域が互いに離間して形
成され、この複数の第２半導体領域と上記第１半
導体領域とによつて横型のトランジスタを構成
し、この横型トランジスタのコレクタ領域中に複
数の第１導電型の第３半導体領域が互いに離間し
て形成され、この第３半導体領域と上記第２半導
体領域及び第１半導体領域とによつてマルチコレ
クタの縦型のインバーストランジスタを構成し、
上記両トランジスタにより複数出力を有するI2L
素子を構成し、そのI2L素子が複数列に上記第１
半導体領域主面に配置され、それによつて一つの
行方向のI2L素子群を構成し、さらにそのI2L素子
群は複数行に上記第１半導体領域主面に配置さ
れ、その複数行のI2L素子群間は互いにアイソレ
ーシヨン領域によつて分離され、そして上記イン
バーストランジスタのコレクタ領域につながる複
数の出力配線が上記複数行のI2L素子群間を横切
るように列方向に沿つて配列されてなることを特
徴とする半導体集積回路装置。1 A plurality of second semiconductor regions of a second conductivity type are formed spaced apart from each other on a main surface of a first semiconductor region of a first conductivity type, and the plurality of second semiconductor regions and the first semiconductor region A horizontal transistor is configured, and a plurality of third semiconductor regions of the first conductivity type are formed spaced apart from each other in the collector region of the horizontal transistor, and the third semiconductor region, the second semiconductor region, and the first semiconductor region A multi-collector vertical inverse transistor is constructed by
I 2 L with multiple outputs using both of the above transistors
The I 2 L elements are arranged in multiple rows with the first
The I 2 L elements are arranged on the main surface of the semiconductor region, thereby forming one row-oriented I 2 L element group, and the I 2 L elements are arranged in multiple rows on the main surface of the first semiconductor region, and the multiple rows of I 2 L elements are arranged on the main surface of the first semiconductor region. The I 2 L element groups are separated from each other by isolation regions, and a plurality of output wirings connected to the collector regions of the inverse transistors are arranged in the column direction so as to cross between the plurality of rows of I 2 L element groups. A semiconductor integrated circuit device characterized in that the semiconductor integrated circuit device is arranged along the line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13880280A JPS5660048A (en) | 1980-10-06 | 1980-10-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13880280A JPS5660048A (en) | 1980-10-06 | 1980-10-06 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036476A Division JPS5294765A (en) | 1976-02-04 | 1976-02-04 | Semiconductor circuit and its semiconductor ic unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5660048A JPS5660048A (en) | 1981-05-23 |
| JPH0115146B2 true JPH0115146B2 (en) | 1989-03-15 |
Family
ID=15230567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13880280A Granted JPS5660048A (en) | 1980-10-06 | 1980-10-06 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5660048A (en) |
-
1980
- 1980-10-06 JP JP13880280A patent/JPS5660048A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5660048A (en) | 1981-05-23 |
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