JPH01154053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01154053A JPH01154053A JP62311045A JP31104587A JPH01154053A JP H01154053 A JPH01154053 A JP H01154053A JP 62311045 A JP62311045 A JP 62311045A JP 31104587 A JP31104587 A JP 31104587A JP H01154053 A JPH01154053 A JP H01154053A
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- silylated
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- resist film
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- Pending
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/265—Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation
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- Chemical & Material Sciences (AREA)
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- Inorganic Chemistry (AREA)
- Organic Chemistry (AREA)
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- General Physics & Mathematics (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体ウェハにレジストを用い半導体装置を製造するに
おいて、微細パターンを精度良く形成する方法に関し、 レジストのシリル化技術により、従来装置を用いて解像
度を向上することができ、微細化が実現できる半導体装
置の製造におけるレジストのパターニング方法を提供す
ることを目的とし、下地上面にシリル化不活性の有機膜
を形成し、該有機膜上面にシリル化活性のレジスト膜を
形成する工程と、該レジスト膜を露光しパターンを形成
する工程と、前記パターンを形成したレジスト膜の上面
および側面を所望の深さまでシリル化する工程と、前記
レジスト膜に形成したシリル化層の側面を残し、上面を
除去する工程と、前記側面のシリル化層をマスクとして
前記有機膜およびレジスト膜を除去する工程とを含むこ
とを特徴とする半導体装置の製造方法を含み構成する。
おいて、微細パターンを精度良く形成する方法に関し、 レジストのシリル化技術により、従来装置を用いて解像
度を向上することができ、微細化が実現できる半導体装
置の製造におけるレジストのパターニング方法を提供す
ることを目的とし、下地上面にシリル化不活性の有機膜
を形成し、該有機膜上面にシリル化活性のレジスト膜を
形成する工程と、該レジスト膜を露光しパターンを形成
する工程と、前記パターンを形成したレジスト膜の上面
および側面を所望の深さまでシリル化する工程と、前記
レジスト膜に形成したシリル化層の側面を残し、上面を
除去する工程と、前記側面のシリル化層をマスクとして
前記有機膜およびレジスト膜を除去する工程とを含むこ
とを特徴とする半導体装置の製造方法を含み構成する。
本発明は、半導体ウェハにレジストを用い半導体装置を
製造するにおいて、微細パターンを精度良く形成する方
法に関する。
製造するにおいて、微細パターンを精度良く形成する方
法に関する。
半導体装置の高集積化に伴い、フォ） ＩＪソグラフィ
技術によるパターンの微細化が要請されている。最小加
工寸法を小さくするためにステッパー（縮小投影露光装
置）を使って解像度を上げるには、光源の短波長化また
は光学レンズの開口数を大きくする方法がある。しかし
、この方法では装置の製造技術上に困難が伴う。また近
年では従来広く行われてきた単層レジスト法に代り、多
層レジスト（Ｍｕｌｔｉ Ｌａｙｅｒ Ｒｅ５ｉｓｔ）
法やシリル化法等の技術が提案されている。
技術によるパターンの微細化が要請されている。最小加
工寸法を小さくするためにステッパー（縮小投影露光装
置）を使って解像度を上げるには、光源の短波長化また
は光学レンズの開口数を大きくする方法がある。しかし
、この方法では装置の製造技術上に困難が伴う。また近
年では従来広く行われてきた単層レジスト法に代り、多
層レジスト（Ｍｕｌｔｉ Ｌａｙｅｒ Ｒｅ５ｉｓｔ）
法やシリル化法等の技術が提案されている。
第２図は従来の多層レジスト法による半導体装置の製造
におけるパターニング工程の一例を示す断面図である。
におけるパターニング工程の一例を示す断面図である。
この方法は、レジストを多層化することにより各層に役
割を分担させる方法であり、代表的な方法が３層レジス
ト法である。まず、同図（ａ）に示す如く、段差のある
シリコン基板等の下地１の上面に段差を覆うよう １．
５〜２．５μｍ程度の膜厚の平坦化層２を形成し、この
平坦化層２の上面に例えば０．２〜０．５μｍ程度の膜
厚のＳＯＧ （Ｓｐｉｎ （Ｉｎ Ｇｌａｓｓ ）の
中間層３を形成し、この中間層３の上面に従来のレジス
トである０、５〜１．０μｍ程度の膜厚の上層レジスト
層４を形成し、このレジスト層４をステッパー等による
光学的方法で露光しパターニングする。
割を分担させる方法であり、代表的な方法が３層レジス
ト法である。まず、同図（ａ）に示す如く、段差のある
シリコン基板等の下地１の上面に段差を覆うよう １．
５〜２．５μｍ程度の膜厚の平坦化層２を形成し、この
平坦化層２の上面に例えば０．２〜０．５μｍ程度の膜
厚のＳＯＧ （Ｓｐｉｎ （Ｉｎ Ｇｌａｓｓ ）の
中間層３を形成し、この中間層３の上面に従来のレジス
トである０、５〜１．０μｍ程度の膜厚の上層レジスト
層４を形成し、このレジスト層４をステッパー等による
光学的方法で露光しパターニングする。
次に、同図（ｂ）に示す如く、上層レジスト層４をマス
クとして中間層３のＳＯＧ膜を例えばＣＦ４を用いる反
応性イオンエツチング（ＲＩＥ ’）技術によりドライ
エツチングする。
クとして中間層３のＳＯＧ膜を例えばＣＦ４を用いる反
応性イオンエツチング（ＲＩＥ ’）技術によりドライ
エツチングする。
次に、同図（Ｃ）に示す如く、中間層３をマスクとして
平坦化層２を例えば０２を用いるＲＩＢ技術によりドラ
イエツチングする。
平坦化層２を例えば０２を用いるＲＩＢ技術によりドラ
イエツチングする。
このような多層レジスト法によれば、段差による影響を
受けることなく上層レジスト４を薄くでき解像度を上げ
ることができるが、３層のレジストを形成するとともに
、２回のドライエツチングを行うために、工程が複雑化
し、実用化に問題点がある。
受けることなく上層レジスト４を薄くでき解像度を上げ
ることができるが、３層のレジストを形成するとともに
、２回のドライエツチングを行うために、工程が複雑化
し、実用化に問題点がある。
第３図は、従来のシリル化２層レジスト法による工程の
一例を示す断面図である。この製造方法は、まず同図（
ａｌに示す如（下地１の上面にポリイミド等の下層膜５
を形成し、この下層膜５の上面に通常のポジレジスト層
６を形成し、このポジレジスト層６をパターニングする
。
一例を示す断面図である。この製造方法は、まず同図（
ａｌに示す如（下地１の上面にポリイミド等の下層膜５
を形成し、この下層膜５の上面に通常のポジレジスト層
６を形成し、このポジレジスト層６をパターニングする
。
次に同図（ｂｌに示す如く、ＨＭＤＳ （Ｈｅｘａ Ｍ
ｅｔｈｙｌ ｄｉＳｉｌａｚａｎｅ）ガスを用いて、ポ
ジレジスト層６の上面および側面をシリル化し、シリル
化層７を形成する。このシリル化層７は０２ ＲＩＢに
耐性を有する。
ｅｔｈｙｌ ｄｉＳｉｌａｚａｎｅ）ガスを用いて、ポ
ジレジスト層６の上面および側面をシリル化し、シリル
化層７を形成する。このシリル化層７は０２ ＲＩＢに
耐性を有する。
次に同図（ｅ）に示す如く、シリル化層７を形成したポ
ジレジスト層６をマスクとして下層膜６を０２ ＲＩＢ
によりドライエツチングする。
ジレジスト層６をマスクとして下層膜６を０２ ＲＩＢ
によりドライエツチングする。
このようなシリル化２層レジスト法によれば、下地１の
段差による影響を受けることなくレジストパターンを形
成することができる。
段差による影響を受けることなくレジストパターンを形
成することができる。
しかし、従来のシリル化法によれば、ポジレジスト層６
の上面および側面に耐０２ ＲＩＢ性を有するシリル化
層７を形成して、このシリル化層７をマスクとして下層
膜５を０２ Ｒ１ｆ！によりドライエツチングするため
、最小加工寸法はポジレジスト層６の寸法により規制さ
れ、ステッパー解像限界以上の微細化を実現することが
困難であった。
の上面および側面に耐０２ ＲＩＢ性を有するシリル化
層７を形成して、このシリル化層７をマスクとして下層
膜５を０２ Ｒ１ｆ！によりドライエツチングするため
、最小加工寸法はポジレジスト層６の寸法により規制さ
れ、ステッパー解像限界以上の微細化を実現することが
困難であった。
そこで本発明は、レジストのシリル化技術により、従来
装置を用いて解像度を向上することができ、微細化が実
現できる半導体装置の製造におけるレジストのパターニ
ング方法を提供することを目的とする。
装置を用いて解像度を向上することができ、微細化が実
現できる半導体装置の製造におけるレジストのパターニ
ング方法を提供することを目的とする。
上記問題点は、下地上面にシリル化不活性の有機膜を形
成し、該有機膜上面にシリル化活性のレジスト膜を形成
する工程と、該レジスト膜を露光しパターンを形成する
工程と、前記パターンを形成したレジスト膜の上面およ
び側面を所望の深さまでシリル化する工程と、前記レジ
スト膜に形成したシリル化層の側面を残し、上面を除去
する工程と、前記側面のシリル化層をマスクとして前記
有機膜およびレジスト膜を除去する工程とを含むことを
特徴とする半導体装置の製造方法によって達成される。
成し、該有機膜上面にシリル化活性のレジスト膜を形成
する工程と、該レジスト膜を露光しパターンを形成する
工程と、前記パターンを形成したレジスト膜の上面およ
び側面を所望の深さまでシリル化する工程と、前記レジ
スト膜に形成したシリル化層の側面を残し、上面を除去
する工程と、前記側面のシリル化層をマスクとして前記
有機膜およびレジスト膜を除去する工程とを含むことを
特徴とする半導体装置の製造方法によって達成される。
本発明においては、基板などの下地上面に形成した有機
膜上のレジスト膜パターンの上面および側面に所望の深
さまでシリル化層が形成される。
膜上のレジスト膜パターンの上面および側面に所望の深
さまでシリル化層が形成される。
そして、このシリル化層の上面を除去し、側面を残す。
この側面のシリル化層をマスクとして有機膜とレジスト
膜をドライエツチング等により除去する。従って、シリ
ル化層の厚さを制御することにより従来の装置を用いて
微細パターンが形成され、解像力が向上したと同じ結果
が得られる。
膜をドライエツチング等により除去する。従って、シリ
ル化層の厚さを制御することにより従来の装置を用いて
微細パターンが形成され、解像力が向上したと同じ結果
が得られる。
以下、図面を参照して本発明の実施例を具体的に説明す
る。
る。
第１図は、本発明の一実施例に係る工程を示す断面図で
ある。
ある。
まず、同図（ａｌに示す如く、ウェハ基板の如き下地１
１の上面に、シリル化不活性のポリイミド等をスピンコ
ード法を用いて塗布し、焼成して膜厚１．０μ−程度の
有機膜１２を形成し、その有機膜１２の上面にポジレジ
スト膜１３を、膜厚０．８μ請程度にスピンコード法に
より形成する。そして、通常のステッパーを用いて０．
９μｍのライン・スペース（Ｌ／Ｓ）のパターンを露光
し、現像する。この現像により幅（Ａ）が約０．９μｍ
のポジレジスト膜１３を得る。
１の上面に、シリル化不活性のポリイミド等をスピンコ
ード法を用いて塗布し、焼成して膜厚１．０μ−程度の
有機膜１２を形成し、その有機膜１２の上面にポジレジ
スト膜１３を、膜厚０．８μ請程度にスピンコード法に
より形成する。そして、通常のステッパーを用いて０．
９μｍのライン・スペース（Ｌ／Ｓ）のパターンを露光
し、現像する。この現像により幅（Ａ）が約０．９μｍ
のポジレジスト膜１３を得る。
次に、同図中）に示す如く、ＨＭＤＳガスの雰囲気中に
さらして、ポジレジスト膜１３の上面および側面を膜厚
０．３μ請程度までシリル化してシリル化層１４を形成
する。このシリル化は等方的に進むため、ポジレジスト
膜１３の上面も側面も同じ厚さだけシリル化される。そ
して、シリル化の速さは、温度、圧力、時間またはＵＶ
（紫外線）照射があればその強度の関数で決まり、それ
らの条件で実効的なシリコンの拡散深さを制御すること
ができる。このシリル化層１４は耐０２ ＲＩＢ性を有
する。
さらして、ポジレジスト膜１３の上面および側面を膜厚
０．３μ請程度までシリル化してシリル化層１４を形成
する。このシリル化は等方的に進むため、ポジレジスト
膜１３の上面も側面も同じ厚さだけシリル化される。そ
して、シリル化の速さは、温度、圧力、時間またはＵＶ
（紫外線）照射があればその強度の関数で決まり、それ
らの条件で実効的なシリコンの拡散深さを制御すること
ができる。このシリル化層１４は耐０２ ＲＩＢ性を有
する。
次に、同図（ｅ）に示す如く、シリル化層１４をフッ素
（Ｆ）および酸素（０）を含むガスにより異方性のＲＩ
Ｂでシリル化層１４上面側から０．４μ請程度エツチン
グすると上面のシリル化層１４が除去されるとともに、
ポジレジスト膜１３上面がややエツチングされて露出す
る。このようなフッ素および酸素を含むガスは例えばＣ
ｈ ／ ０２等が使用され、フッ素がシリコンに対して
エッチャントとして作用する。フッ素に代えて塩素（Ｃ
ｅ）を含むガスを使用することもできる。
（Ｆ）および酸素（０）を含むガスにより異方性のＲＩ
Ｂでシリル化層１４上面側から０．４μ請程度エツチン
グすると上面のシリル化層１４が除去されるとともに、
ポジレジスト膜１３上面がややエツチングされて露出す
る。このようなフッ素および酸素を含むガスは例えばＣ
ｈ ／ ０２等が使用され、フッ素がシリコンに対して
エッチャントとして作用する。フッ素に代えて塩素（Ｃ
ｅ）を含むガスを使用することもできる。
次に、同図（ｄ）に示す如くシリル化層１４をマスクと
して０２ ＲＩＥ（０２１００ＳＣＣＭ、 ０．０５
Ｔｏｒｒ。
して０２ ＲＩＥ（０２１００ＳＣＣＭ、 ０．０５
Ｔｏｒｒ。
１３．５６ ＭＨｚ、 ５００Ｗ）技術でドライエツチ
ングする。
ングする。
このドライエツチングによりシリル化層１４を除く有機
膜（ポリイミド膜）１２および露出したポジレジスト膜
１３がエツチングにより異方的に除去される。
膜（ポリイミド膜）１２および露出したポジレジスト膜
１３がエツチングにより異方的に除去される。
従って、最初のポジレジスト膜１３の幅Ａの約１／３の
幅（Ａ１）で０．３μ−程度のラインとスペースをもっ
た微細パターンが形成でき、解像度が向上したと同じ結
果が得られる。
幅（Ａ１）で０．３μ−程度のラインとスペースをもっ
た微細パターンが形成でき、解像度が向上したと同じ結
果が得られる。
以上のように、シリル化層１４の実効的なシリコンの拡
散深さを温度、圧力、時間、ＵＶ照射の強度等により制
御し、微細化を実現できる。
散深さを温度、圧力、時間、ＵＶ照射の強度等により制
御し、微細化を実現できる。
なお、上記実施例において、有機膜１２としてポリイミ
ド膜を用いているが少なくともシリル化不活性のポリマ
ーであればよく、レジスト膜１３もシリル化活性のもの
であればよい。
ド膜を用いているが少なくともシリル化不活性のポリマ
ーであればよく、レジスト膜１３もシリル化活性のもの
であればよい。
以上のように本発明によれば、下地上面のシリル化不活
性の有機膜上にレジスト膜パターンを形成し、このレジ
スト膜パターンをシリル化し、上面のみのシリル化層を
除去し、側面のシリル化層をマスクとして有機膜とレジ
スト膜を除去するようにしているため、従来装置を用い
て微細化が実現できる。
性の有機膜上にレジスト膜パターンを形成し、このレジ
スト膜パターンをシリル化し、上面のみのシリル化層を
除去し、側面のシリル化層をマスクとして有機膜とレジ
スト膜を除去するようにしているため、従来装置を用い
て微細化が実現できる。
第１図（ａｌ〜（ｄ）は本発明の一実施例工程の断面図
、第２図（ａｌ〜（Ｃ１は従来例の多層レジスト法によ
る工程の断面図、 第３図（ａ）〜（Ｃ）は従来例のシリル化２層レジスト
法による工程の断面図である。 図において、 １１は下地、 １２は有機膜、 １３はポジレジスト膜、 １４はシリル化層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 杢柊馴の一実施枦ｊ−程１１訂面図 第１図 １下氾 従来ｆ１１のり層レシストシ六による工程の田η石図第
２図 １下池 従宋伊ｊのシリルイし２層しジスト迭による工程の前面
図第３図
、第２図（ａｌ〜（Ｃ１は従来例の多層レジスト法によ
る工程の断面図、 第３図（ａ）〜（Ｃ）は従来例のシリル化２層レジスト
法による工程の断面図である。 図において、 １１は下地、 １２は有機膜、 １３はポジレジスト膜、 １４はシリル化層 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 杢柊馴の一実施枦ｊ−程１１訂面図 第１図 １下氾 従来ｆ１１のり層レシストシ六による工程の田η石図第
２図 １下池 従宋伊ｊのシリルイし２層しジスト迭による工程の前面
図第３図
Claims (1)
- 【特許請求の範囲】 下地（１１）上面にシリル化不活性の有機膜（１２）
を形成し、該有機膜（１２）上面にシリル化活性のレジ
スト膜（１３）を形成する工程と、 該レジスト膜（１３）を露光しパターンを形成する工程
と、 前記パターンを形成したレジスト膜（１３）の上面およ
び側面を所望の深さまでシリル化する工程と、 前記レジスト膜（１３）に形成したシリル化層（１４）
の側面を残し、上面を除去する工程と、前記側面のシリ
ル化層（１４）をマスクとして前記有機膜（１２）およ
びレジスト膜（１３）を除去する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311045A JPH01154053A (ja) | 1987-12-10 | 1987-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311045A JPH01154053A (ja) | 1987-12-10 | 1987-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154053A true JPH01154053A (ja) | 1989-06-16 |
Family
ID=18012448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311045A Pending JPH01154053A (ja) | 1987-12-10 | 1987-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252121A (ja) * | 1990-02-28 | 1991-11-11 | Sharp Corp | レジストシリル化層パターンの形状検出方法 |
-
1987
- 1987-12-10 JP JP62311045A patent/JPH01154053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03252121A (ja) * | 1990-02-28 | 1991-11-11 | Sharp Corp | レジストシリル化層パターンの形状検出方法 |
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