JPH01154657A - バーストパケットスイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バッファメモリを介してバーストデータの
交換を行なうバーストパケットスイッチに係り、特にバ
ースト伝送の等時性化に好適なバースト入出力制御方式
に関する。

（従来の技術） 従来、この種のバーストパケットスイッチ（バーストパ
ケット交換スイッチ）では、出力線上に送出すべきバー
ストデータが出力側（送信側）に存在しない場合には、
出力線が無信号状態（−無データ状態）となる期間が発
生する。このため従来のバーストパケットスイッチでは
、第６図に示すようにバースト間隔が一定せず、等時性
が失われたバースト伝送が行なわれるという問題があっ
た。従来、等時性を保つバースト伝送を行なうためには
、制御が複雑となるだけでなく、ハードウェア量の増大
を招く問題があった。

（発明が解決しようとする問題点） 上記したように従来のバーストパケットスイッチでは、
等時性を保ったバースト伝送を行なうことは極めて困難
であった。

この発明は上記事情に鑑みてなされたものでその目的は
、等時性を保ったバースト伝送が筒中に実現できるバー
ストパケットスイッチを提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明は、出力線に送出すべきデータが存在しない場
合には、バースト種類を示すバースト種類フィールドに
無意味バーストであることを示す特定バースト種類情報
が設定されたヘッダ部を持つ無意味バーストデータを、
先行送出バーストデータに続けて送出する一方、入力側
では入力バーストデータのバースト種類フィールドをも
とに無意味バーストデータの入力を検出する検出手段を
設け、無意味バーストデータを廃棄するようにしたもの
である。

（作用） 上記の構成によれば、送出すべきデータが無い場合に無
意味バーストデータを送出することで、バースト間隔を
一定に保つことができ、等時性のあるバースト伝送を行
なうことができる。しかも、入力バーストデータが無意
味バーストデータの場合には、同データは廃棄され、受
信対象から外されるので、等時性のあるバースト伝送を
行なうために発生された無意味バーストデータが悪影響
を及ぼすことを防止することができる。

（実施例） 以下、この発明の一実施例を、２人力２出力のバースト
パケットスイッチに実施した場合を例に、図面を参照し
て説明する。

第１図は２人力２出力のバーストパケットスイッチのブ
ロック構成を示す。同図において、１１は受信データを
蓄積するバッファメモリ、１２はバッファメモリ１１に
対する書込み／ｉＮ出し制御を行なうメモリ制御部であ
る。１３はメモリ制御部１２からバッファメモリ１１に
対して出力される書込み７Ｍ出しアドレスの伝達に供さ
れるアドレス信号線、１４はメモリ制御部１２からバッ
ファメモリ１１に対して出力される書込みまたは読出し
を指示する書込み／読出し信号の伝達に供される信号線
、１５はメモリ制御部１２からバッファメモリ１゛１に
対して出力されるメモリタイミング信号の伝達に供され
るメモリ信号線である。

１６ａ、　１６ｂは入力線、１７ａ、　１７ｂは出力線
である。１８ａ、　１８ｂは入力線１６ａ、　１６ｂか
らの入力データを取込んでバッファメモリ１１に書込む
ための入力制御を行なう入力部、１９ａ、　１９ｂはバ
ッファメモリ１１に書込まれたデータを交換して胱出し
、出力線１７ａ、　１７ｂを通して出力するための出力
部である。２０ａ、２０ｂは入力線１６８，１６ｂから
次に述べる空きバーストデータが入力されたことを検出
するための空きバースト検出部、２１ａ、２１ｂは空き
バーストデータを発生するための空きバースト発生部で
ある。

第２図はバーストデータのフォーマットを示す。

この実施例において、各バーストデータは、ヘッダ部と
データ部から成る。ヘッダ部は、出力光を指定する出力
線番号が設定される周知の出力Ｓ番号フィールドの他に
、バーストデータの種類を示す例えば３ビツトのバース
ト種類情報が設定されるバースト種類フィールドを有し
ている。この実施例では、バースト種類情報がオール“
ＯＩＩの場合に、そのバーストデータのデータ部の内容
が無意味である空きバーストデータ（無意味バーストデ
ータ）を示すようになっている。

再び第１図を参照すると、２２は入力部１８ａ。

１８ｂがバッファメモリ１１に受信データを書込むため
の書込みデータ線、２３は出力部１９ａ、　１９ｂがバ
ッファメモリ１１からデータを読出すための続出しデー
タ線である。２４ａ　、　２４ｂ　ハ入力部１８ａ、　
１８ｂから出力される書込み要求信号をメモリ制御部１
２に伝達する信号線、２５ａ、２５ｂは入力部１８ａ。

１８ｂにおいて入力されたデータ（バーストデータ）の
出力光を示す出力線番号をメモリ制御部１２に通知する
ための信号線、２６ａ、２６ｂは入力部１８ａ。

１８ｂからの書込み要求に対して書込み許可信号を返す
ための信号線である。２７ａ、２７ｂは出力部１９ａ、
１９ｂが（データ送出を終了していて）バッファメモリ
読出し可能状態にあることを通知するための信号線、２
８ａ、２８ｂはメモリ制御部１２から出力部１９ａ、　
１９ｂに対してバッファメモリ読出し指示を通知するた
めの信号線である。２９ａ、２９ｂは空きバースト検出
部２０ａ、　２０ｂの空きバースト検出結果を示す空き
バースト検出信号を入力部１８ａ、　１８ｂに伝達する
信号線、３０ａ、３０ｂは空きバースト発生部２１ａ、
２１ｂで発生された空きバーストデータを出力部１９ａ
、１９ｂに伝達する信号線である。

第３図は第１図に示す入力部１８ａの要部の構成を示す
。なお、入力部１８ｂも基本的に入力部１８ａと同一構
成である。

第３図において、３１は入力線１６ａの一部を成す入力
データ信号線、３２はデータ信＠ｍ３１上にデータが存
在することを示す信号線である。３３はデータ信号線３
１からデータを受信する例えば３段構成の先入れ先出し
方式のデータバッファ（以下、ＦＩＦＯと称する）であ
る。ＰＩＦ０３３Ｇ；ｔ、データ信号線３１からのデー
タをラッチする初段のレジスタ３４、レジスタ３４から
の出力データをラッチする２段目のレジスタ３５、およ
びレジスタ３５からの出力データをラッチする３段目、
即ち最終段のレジスタ３６を有している。ＦＩＦＯ３３
は更に、レジスタ３４．３５．３６を制御する制御回路
（ＣＮＴ）３６゜３７、３８を有している。

４１はＦＩＦＯ３３からの出力データ、即ちレジスタ３
６からの出力データをラッチして書込みデータ線２２に
出力するレジスタ、４２はＦＩＦＯ３３の各段のデータ
の有無を検出することにより信号線２４ａ上に内部同期
クロック信号ＣＬＫに同期した書込み要求信号を連続し
て出力する書込み要求回路である。書込み要求回路４２
はレジスタ４１の制御機能も有している。４３は信号線
３２上の信号の出力を信号線２９ａ上の空きバースト検
出信号に応じて制御するアンドゲート、４４はアンドゲ
ート４３の出力信号を制御回路３７に伝達する信号線で
ある。

４５、４６は自段のデータの有無を示す信号を制御回路
３７．３８から次段の制御回路３８．３９並びに書込み
要求回路４２に伝達する信号線、４７は自段のデータの
有無を示す信号を制御回路３９から書込み要求回路４２
に伝達する信号線である。５１は書込み要求回路４２か
ら制御回路３９に対してデータシフト終了を通知するた
めの信号線、５２．５３は制御回路３９゜３８から制御
回路３８．３７に対してデータシフト終了を通知するた
めの信号線である。５４．５５．５６は制御回路３７．
３８．３９から出力されるラッチタイミング信号をレジ
スタ３４．３５．３６に伝達する信号線、５７は書込み
要求回路４２から出力されるラッチタイミング信号をレ
ジスタ４１に伝達する信号線である。

６１、６２はレジスタ３４．３５からの出力データをレ
ジスタ３５．３６に伝達するデータ信号線、６３はレジ
スタ３６からの出力データをレジスタ４１に伝達するデ
ータ信号線である。

次に第１図の構成の動作を、入力＄１１６８からの入力
データが出力線１７ｂに交換されて出力される場合を例
に説明する。

今、第２図に示すフォーマットのバーストデータが、入
力＠　１６ａを通して入力部１８ａおよび空きバースト
検出部２０ａに到達したものと゛する。空きバースト検
出部２０ａは、到達バーストデータのヘッダ部内のバー
スト種類フィールドを参照し、空きバーストが定義され
ているか否か、即ち到着バーストが空きバーストデータ
であるか否かを調べる。空きバースト検出部２０ａは、
到着バーストが空きバーストであることを検出した場合
だけ、入力部１８ａに対しアクティブな空きバースト検
出信号を信号線２９ａ経由で出力する。入力部１８ａは
、信号線２９ａからアクティブな空きバースト検出信号
を受取ると、該当バーストデータ、即ち空きバーストデ
ータを廃棄する。これに対して、空きバースト検出部２
０ａからアクティブな空きバースト検出信号が出力され
なかった場合、即ち到着バーストが空きバーストでない
場合には、入力部１８ａは到着バーストを内部に取込む
。そして入力部１８ａは、入力線１６ａから取込んだバ
ーストデータをバッファメモリ１１に書込むことを要求
する書込み要求信号を信号１２４ａ経由でメモリ制御部
１２に出力する。同時に入力部１８ａは、書込むべきバ
ーストデータのヘッダ部中の出力線番号（ここでは出力
５１１７ｂを示す出力線番号）を信号線２５ａ経出でメ
モリ制御部１２に出力する。

メモリ制御部１２は、入力部１８ａからの書込み要求信
号を受取ると、もしバッファメモリ１１が書込み可能状
態にあれば、内部のアービトレイション手順に従った要
求の受付は制御を行なう。そしてメモリ制御部１２は、
入力部１８ａからの要求を受付けると、入力部１８ａに
対して信号線２６ａ経由で書込み許可信号を返す。同時
にメモリ制御部１２は、バッファメモリ１１に対し、ア
ドレス信号線１３を介して書込みアドレスを、書込み／
￥ａ出し信号−線１４を介して書込みを指定する書込み
／読出し信号を、信号線１５を介してメモリタイミング
信号を、それぞれ出力する。一方、入力部１８ａは、メ
モリ制御部１２からの書込み許可信号に応じてバッファ
メモリ１１に対する書込みデータを書込みデータ線２２
上に出力する。しかして、データ線２２上の書込みデー
タは、メモリ制御部１２によって指定されるバッフツメ
モリ１１内アドレス位置に書込まれる。この書込みは、
１つのバーストデータについて所定ピット（ワード）単
位で連続して行なわれる。このため、メモリ制御部１２
は、バーストデータの書込み先頭アドレスを保持してい
る。

さて、第１図のバーストパケットスイッチの出力部１９
ｂ側の空きバースト発生部２１ｂは、ヘッダ部のバース
ト種類フィールドがオール“０″のバーストデータ、即
ち空きバーストデータを発生している。空きバースト発
生部２１ｂで発生された空きバーストデータは信号線３
０ｂを介して出力部１９ｂに供給される。出力部１９ｂ
は、（バッファメモリ１１から読出されてくる）送出す
べきバーストデータが無くなると、空きバースト発生部
２１ｂからの空きバーストを、先行送出バーストデータ
に続けて出力１１７ｂ上に送出する。

また出力部１９ｂは、上記のように送出すべきデータが
無い場合には、バッファメモリ１１からデータを読出し
て出力１１１１７ｂに送出可能であることから、メモリ
制御部１２に対して信号線２７ｂ経由でバ　　・ラフア
メモリ読出し可能状態の通知を行なっている。一方、メ
モリ制御部１２は、バッファメモリ１１への書込みバー
ストデータを出力＄１１７ｂに出力することを示す出力
線番号を、前記したように入力部１８ａから信号１２６
ａを介して受取っている。このためメモリ制御部１２は
、バッファメモリ１１から書込みデータ線２２に順次出
力された１バーストデータのバッファメモリ１１への書
込みが終了すると、出力部１９ｂを選択し、信号線２８
ｂを介して読出し指示をかける。同時にメモリ制御部１
２は、バッファメモリ１１に対し、アドレス信号線１３
を介して読出しアドレスを、書込み／読出し信号線１４
を介して読出しを指定する書込み／Ｖｔ出し信号を、信
号線１５を介してメモリタイミング信号を、それぞれ出
力する。しかして、メモリ制御部１２によって指定され
るバッフアメモリ１１内アドレス位置のデータが、バッ
フアメ［す１１から読出される。この読出しは、１つの
バーストデータについて連続して行なわれる。バッファ
メモリ１１からの読出しデータは、読出しデータ線２３
を介して出力部１９ａ。

１９ｂに導かれ、出力部１９ａ、　１９ｂのうちメモリ
制御部１２から読出し指示がかけられている出力部、即
ち出力部１９ｂに取込まれる。

出力部１９ｂは、上記のように送出すべきデータが無い
ために空きバーストデータを送出していた場合であれば
、この空きバーストデータの出力線１７ｂへの送出終了
後、直ちにバッファメモリ１１からの新たな読出しデー
タを出力線１７ｂに送出することを開始する。また、通
常のバーストデータを送出していた場合であれば、出力
部１９ｂは、このバーストデータ送出終了後、直ちにバ
ッファメモリ１１からの新たな読出しデータの送出を開
端する。

出力部１９ｂは、バッファメモリ１１からの読出しデー
タを出力１ｉ１１７ｂに送出している場合、即ちバッフ
ァメモリ１１を介して交換されたデータを出力線１７ｂ
に送出している場合には、信号線２７ｂを介してメモリ
制御部１２に読出し不可能状態を通知する。

この間、出力部１９ｂは、空きバースト発生部２１ｂで
発生される空きバーストデータを無視する。以上の出力
部１９ｂのバースト送出動作により、出力線ｆ７ｂ上に
送出すべきデータが出力部１９ｂ内に無い場合でも、第
４図に示すように等時性を保ったバーストデータ伝送が
可能となる。

次に、第３図に示す入力部１８ａのＦＩＦＯ３３を中心
とする動作を説明する。

今、入力９１６８のデータ信号線３１を介してＦＩＦＯ
３３に受信データが到達したものとする。

この場合、信号［１３２上の信号、即ちデータ信号線３
１上にデータが存在することを示す信号はアクティブ（
高レベル）となる。このデータが、空きバーストでなく
、シたがって空きバースト検出部２０ａから信号線２９
ａ上にアクティブな空きバースト検出信号が出力されな
ければ、信号線３２上のアクティブな信号はアンドゲー
ト４３によりそのまま信号線４４上に出力される。初段
の制御回路３１は、信号線４４上の信号がアクティブに
なると、レジスタ３４へのデータ到達を認識し、レジス
タ３４に対して信号線５４経由でラッチタイミング信号
を出力する。これによりデータ信号線３１上のデータが
レジスタ３４にラッチされる。レジスタ３４にラッチさ
れたデータはデータ信＠ＩＩｊＡ６１を介してレジスタ
３５に導かれる。

制御回路３７はレジスタ３４へのラッチ制御を行なうと
、レジスタ３４にデータがラッチされたこと（自段にデ
ータが有ること）を示すアクティブな信号を信号線４５
上に出力する。制御回路３８は信号線４５上の信号がア
クティブになると、レジスタ３５へのデータ到達をｍＨ
し、もしレジスタ３５が空であれば（自段が空であれば
）レジスタ３５に対して信号線５５経由でラッチタイミ
ング信号を出力する。

これによりレジスタ３４からのデータがレジスタ３５に
ラッチされる。また制御回路３８は、前段の制御回路３
７に対しては信号線５３を介してデータシフト終了を通
知し、次段の制御回路３９に対しては自段にデータが有
ることを示すアクティブな信号を信号＄１１４６上に出
力する。制御回路３７は、制御回路３８からデータシフ
ト終了通知を受取ると、信号線４５上の信号をインアク
ティブにする。以下、同様のシーケンスにより、レジス
タ３５にラッチされたデータは最終段のレジスタ３６に
シフトされる。ここまでは、受信データに対する通常の
先入れ先出し動作である。

次に、この実施例の特徴ある動作を、データが２つ連続
している場合を例に第５図のタイミングチャートを参照
して説明する。

今、ＰＩＦＯ３３の２段目のレジスタ３５にデータがラ
ッチされ、その旨が制御回路３８から制御回路３９に対
して信号線４６経由で通知されたものとする。

制御回路３９は、制御回路３８からの通知により、レジ
スタ３５にデータがラッチされ、そのデータがレジスタ
３６の入力に到達していることを検出すると、レジスタ
３８に対して信号９５８経由でラッチタイミング信号を
出力してレジスタ３５からの出力データを最終段のレジ
スタ３６にラッチさせると共に、その旨を示すアクティ
ブな信号（高レベル信＠）を信号線４７を介して書込み
要求回路４２に出力する。

書込み要求回路４２は、信号線４７上の高レベル信号に
より、第５図に示すように、信号線２４ａ上に内部同期
クロック信号ＣＬＫに同期した高レベルの書込み要求信
号を出力する。このとき書込み要求回路４２は、上記の
書込み要求に対して信号線２６ａ経由で第１図のメモリ
制御部１２から与えられる書込み許可の有無に拘らずに
、レジスタ４１に対して信号線５７経出でラッチタイミ
ング信号を出力すると共に、制御回路３９に対し信号線
５１を介してデータシフト（データ取出し）終了を通知
する。

これにより、ＦＩＦＯ３３の最終段レジスタ３６からの
出力データは、第５図において符号Ａで示すタイミング
でレジスタ４１にラッチされる。データシフト終了通知
を受けた制御回路３９は、信号線４７上の信号を第５図
に示すように低レベルにする。

また書込み要求回路４２は、制御回路３９に対し信号線
５１を介してデータシフト（データ取出し）終了を通知
すると同時に、信号線４６の信号状態によって、２段目
のレジスタ３５のデータの有無を調べる。もし、データ
が２つ連続しており、先頭データがレジスタ３５からレ
ジスタ３６にシフトされた後に、レジスタ３５に接続デ
ータがラッチされていれば、第５図に示すように符号へ
で示す時点では信号線４６の状態は高レベルとなってい
る。書込み要求回路４２は信号Ｉｍ！４６の状態により
２段目のレジスタ３５にデータがラッチされていること
を検出すると、第５図に示すように信号線２４ａに対す
る書込み要求信号の出力を連続させる。

以上は、信号線４６の状態により２段目のレジスタ３５
にデータがラッチされていることを検出して、耐込み要
求を連続させる場合について説明したが、ＦＩＦＯ３３
におけるシフト速度が高速であれば、信号＠４４の状態
により１段目のレジスタ３４にデータがラッチされてい
ることを検出して、書込み要求を連続させることも可能
である。これについて、第５図で信号ａ４６の状態を信
号線４５の状態に置換えて説明する。今、第５図におい
て符号Ａで示すタイミングで最終段のレジスタ３６のデ
ータがレジスタ４１に取込まれ、このときレジスタ３４
にデータがラッチされていることが信号１ａ４５の状態
により書込み要求回路４２において検出されたものとす
る。

もし、この検出データが、次に書込み要求回路４２がレ
ジスタ４１にデータを取込むタイミング（第５図におい
て符号Ｂで示すタイミング）までに最終段のレジスタ３
６にシフトされるならば、前記したように２つのデータ
が連続している場合と同様に書込み要求を連続させても
同等問題は無い。

上記したように、第３図に示す入力部１８ａによれば、
少なくとも、連続する２つのデータのうちの先頭データ
がＦＩＦＯ３３の最終段に到達した場合には、クロック
信号ＣＬＫに同期した（バッファメモリ１１への）書込
み要求を連続して出力することができ、バッファメモリ
１１への高速転送が可能となる。これに対して、従来は
、たとえデータが連続していても、その都度内部クロッ
ク信号によって同期化するため、書込み要求が連続せず
、したがって高速転送が困難であった。

なお、上記したＦＩＦＯ３３およびその周辺回路は、バ
ッファメモリ１１からの読出しデータをレジスタ４１に
保持してＦＩＦＯ３３に入力するようにデータの方向を
逆転し、書込み要求を出力する書込み要求回路４２をバ
ッファメモリ１１からの読出し一要求を出力する読出し
要求回路に代えることで、出力部１９ａ　、　、１９ｂ
に適用可能である。また、この発明は、蓄積交換装置に
限らず、−旦バッファメモリに蓄積した後、多重化、或
は分配する装置にも適用可能である。

［発明の効果］ 以上詳述したようにこの発明によれば、バーストデータ
受信後、データを高速に変換できる。また送出側におい
て送出すべきデータが無い場合には先行送出バーストに
続けて無意味バーストデータを送出するようにしたので
、バースト間隔を一定に保つことができ、等時性のある
ネットワークの構築が可能となる。この結果、ネットワ
ーク内の他の機器におけるバッファ量の低減、制御の簡
略化、高速化が図れる。しかも、入力バーストデータが
無意味バーストデータの場合には、同データは廃棄され
、受信対象から外されるので、等時性のあるバースト伝
送を行なうために発生された無意味バーストデータが悪
影響を及ぼす恐れはない。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るバーストパケットス
イッチのブロック構成図、第２図は第１図のスイッチで
交換されるバーストデータのフォーマットを示す図、第
３図は第１図に示す入力部１８ａの要部構成を示すブロ
ック構成図、第４図は第１図の構成の動作を説明するた
めのバーストデータ伝送状態図、第５図は第３図の構成
の動作を説明するためのタイミングチャート、第６図は
従来のバーストデータ伝送状態を示す図である。 １１・・・バッファメモリ、１２・・・メモリ制御部、
１８ａ。 １８ｂ・・・入力部、１９ａ　、　１９ｂ−・・出力部
、２０ａ、２０ｂ・・・空きバースト検出部、２１ａ、
　２１ｂ・・・空きバースト発生部、３３・・・Ｆ　Ｉ
　ＦＯ１３４〜３６．４１・・・レジスタ、３７〜３９
・・・制御回路（ＣＮＴ）、４２・・・書込み要求回路
。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）バッファメモリを介してバーストデータの交換を
   行なうパケットスイッチにおいて、バースト種類を示す
   バースト種類フィールドに無意味バーストであることを
   示す特定バースト種類情報が設定されたヘッダ部を持つ
   無意味バーストデータを発生する無意味バースト発生手
   段と、送出すべきバーストデータが無い場合には、上記
   無意味バースト発生手段によつて発生される無意味バー
   ストデータを先行送出バーストデータに続けて送出する
   送出手段と、入力バーストデータ中の上記バースト種類
   フィールドをもとに無意味バーストデータの入力を検出
   する無意味バースト検出手段と、この検出手段の検出結
   果に応じて入力バーストデータを廃棄する入力手段とを
   具備することを特徴とするバーストパケットスイッチ。
2. （２）上記入力手段は、入力すべきバーストデータを所
   定ビット単位で順次シフト入力して最終段から出力する
   複数段構成の先入れ先出し方式の受信データバッファと
   、この受信データバッファから取出されるデータを上記
   バッファメモリに対する書込みデータとして保持するレ
   ジスタと、上記受信データバッファの少なくとも最終段
   およびその前段にそれぞれ受信データが存在するか否か
   を示すデータ有無通知信号を発生する信号発生手段と、
   この信号発生手段から発生される少なくとも２つの上記
   データ有無通知信号をもとに、内部クロックに同期化し
   た書込み要求を連続して出力する書込み要求回路とを備
   えていることを特徴とする特許請求の範囲第１項記載の
   バーストパケットスイツチ。
3. （３）上記送出手段は、上記バッファメモリからの読出
   しデータを順次シフト入力して最終段から出力する複数
   段構成の先入れ先出し方式の送信データバッファと、上
   記バッファメモリから読出されるデータを上記送信デー
   タバッファに対する入力データとして保持するレジスタ
   と、上記送信データバッファの少なくとも最前段および
   その次段にそれぞれ送信データが存在するか否かを示す
   データ有無通知信号を発生する信号発生手段と、この信
   号発生手段から発生される少なくとも２つの上記データ
   有無通知信号をもとに、内部クロックに同期化した読出
   し要求を連続して出力する読出し要求回路とを備えてい
   ることを特徴とする特許請求の範囲第１項記載のバース
   トパケットスイッチ。