JPS6129242A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS6129242A JPS6129242A JP14988684A JP14988684A JPS6129242A JP S6129242 A JPS6129242 A JP S6129242A JP 14988684 A JP14988684 A JP 14988684A JP 14988684 A JP14988684 A JP 14988684A JP S6129242 A JPS6129242 A JP S6129242A
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- JP
- Japan
- Prior art keywords
- fifo4
- circuit
- data
- information
- reception
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は通信制御装置、特に回線からのハイレベルデー
タリンク制御手順（ＨＤＬＣ手順）のビットシリアルデ
ータを受信して組立てを行い外部装置へパラレルデータ
として転送する通信制御装置に関する。
タリンク制御手順（ＨＤＬＣ手順）のビットシリアルデ
ータを受信して組立てを行い外部装置へパラレルデータ
として転送する通信制御装置に関する。
（従来技術）
従来の通信制御装置はＨＤＬＣ手順で高速の連続する複
数のフレームを受信する対策として回線からのデータを
組み立てた後受信データをフレーム単位で異なる先入れ
先出しメモリ（以下ＦＩＦＯ）に記憶すると共にフレー
ム受信に関する工２−有無情報をＦＩＦＯとは異なるレ
ジスタ等に記憶していたため、Ｉｉ”ＩＦＯの数をいわ
ゆるアウトスタンディングフレーム数まで設ける必要が
あり、また受信データの前後関係を明確にするだめの制
御が必要となるので、ハードウェア量が多くなるという
欠点があった。
数のフレームを受信する対策として回線からのデータを
組み立てた後受信データをフレーム単位で異なる先入れ
先出しメモリ（以下ＦＩＦＯ）に記憶すると共にフレー
ム受信に関する工２−有無情報をＦＩＦＯとは異なるレ
ジスタ等に記憶していたため、Ｉｉ”ＩＦＯの数をいわ
ゆるアウトスタンディングフレーム数まで設ける必要が
あり、また受信データの前後関係を明確にするだめの制
御が必要となるので、ハードウェア量が多くなるという
欠点があった。
（発明の目的）
本発明の目的は、組立て後のパラレルデータを順次Ｆ
Ｉ Ｆ Ｏに記憶すると共にフレーム間の識別及び前後
関係を明確にするためフレーム受信完判定時の情報も同
−Ｆ Ｉ Ｆ Ｏに記憶させることによシ上記欠点を除
去し、ＦＩＦＯを１個だけ用いたハードウェア量の少な
い通信制御装置を提供することにある。
Ｉ Ｆ Ｏに記憶すると共にフレーム間の識別及び前後
関係を明確にするためフレーム受信完判定時の情報も同
−Ｆ Ｉ Ｆ Ｏに記憶させることによシ上記欠点を除
去し、ＦＩＦＯを１個だけ用いたハードウェア量の少な
い通信制御装置を提供することにある。
（発明の構成）
本発明によれば、１個のｌｉ’ＩＦＯを備え、ＨＤＬＣ
手順のフレーム受信に際し組立て後の受信データとフレ
ーム受信時の゛エラー有無情報ど□を前記ＦＩＦＯに記
憶させるようになすことを特徴とする通信制御装置が得
られる。
手順のフレーム受信に際し組立て後の受信データとフレ
ーム受信時の゛エラー有無情報ど□を前記ＦＩＦＯに記
憶させるようになすことを特徴とする通信制御装置が得
られる。
（実施例）
次いで本発明につき図面を参照して詳細に説明する。
図は本発明の通信制御装置の一実施例を示すブロック図
である。同図において、組立回路１は接続線７を介して
入力されるシリアルデータをパラレルデータに組み立て
て接続線９に出力すると共に、接続線８を介して制御回
路２にデータ組立て完とフレーム終了を示すフラグ受信
光等の制御情報を出力する。制御回路２は接続線１２を
介して入力されるＦＩＦＯ４のあき状態を監視しながら
接続線８を介して入力される前記データ組立光及びフッ
ク受信光等の制御情報に基づき接続線１７を介して切替
回路３を制御し、接ｇ９９を介して入力されるパラレル
データ及び接続線１０を介して入力されるフラグ受信光
等の前記制御情報のいずれかを接続線１１を介してＦＩ
ＦＯ４に入力させると同時に、接続線１２を介してＦＩ
ＦＯ４の曹き込み指示をも行う。ＦＩＦＯ４の内容は前
記パラレルデータをｎビットとしたときｎ＋１ビツト×
ｍ語で構成され、該パラレルデータがフラグ受信光等の
制御情報なの否かの識別に該１ビツトが用いられ、該１
ビツトの識別信号は接続線１４を介して割込表示回路５
に出力される。割込入水回路５は接続線１３を介してＦ
ＩＦＯ４に有効な情報が記憶されているか否かを示す信
号と接続線１４からの前記べ別信号とを入力させること
によシ外部装置６へＦＩＦＯ４に記憶した情報を引き取
らせるだめの割込み又は読取シ喪求を接続線１６を介し
て出力する。外部装置６は接続線１５を介してＦＩＦＯ
４の出力データを引き取ると同時に接続線１８を介して
ＦＩＦＯ４に有効情報が１つ減ったことを報＄ 告する。
である。同図において、組立回路１は接続線７を介して
入力されるシリアルデータをパラレルデータに組み立て
て接続線９に出力すると共に、接続線８を介して制御回
路２にデータ組立て完とフレーム終了を示すフラグ受信
光等の制御情報を出力する。制御回路２は接続線１２を
介して入力されるＦＩＦＯ４のあき状態を監視しながら
接続線８を介して入力される前記データ組立光及びフッ
ク受信光等の制御情報に基づき接続線１７を介して切替
回路３を制御し、接ｇ９９を介して入力されるパラレル
データ及び接続線１０を介して入力されるフラグ受信光
等の前記制御情報のいずれかを接続線１１を介してＦＩ
ＦＯ４に入力させると同時に、接続線１２を介してＦＩ
ＦＯ４の曹き込み指示をも行う。ＦＩＦＯ４の内容は前
記パラレルデータをｎビットとしたときｎ＋１ビツト×
ｍ語で構成され、該パラレルデータがフラグ受信光等の
制御情報なの否かの識別に該１ビツトが用いられ、該１
ビツトの識別信号は接続線１４を介して割込表示回路５
に出力される。割込入水回路５は接続線１３を介してＦ
ＩＦＯ４に有効な情報が記憶されているか否かを示す信
号と接続線１４からの前記べ別信号とを入力させること
によシ外部装置６へＦＩＦＯ４に記憶した情報を引き取
らせるだめの割込み又は読取シ喪求を接続線１６を介し
て出力する。外部装置６は接続線１５を介してＦＩＦＯ
４の出力データを引き取ると同時に接続線１８を介して
ＦＩＦＯ４に有効情報が１つ減ったことを報＄ 告する。
（発明の効果）
以上の説明によシ明らかなように本発明の通信制御装置
によれば、回線からＨＤＬＣ手順で高速の連続する複数
フレームのビットシリアルデータを受信してフレーム組
立てを行い外部装置ヘパ２レルデータとして転送するの
に１個のＦＩＦＯを備え該ＦＩＦＯに組立て後のデータ
とフレーム受信時のエラー有無情報とを記憶させればよ
いので、ハードウェア量が減少するという効果が生じる
。
によれば、回線からＨＤＬＣ手順で高速の連続する複数
フレームのビットシリアルデータを受信してフレーム組
立てを行い外部装置ヘパ２レルデータとして転送するの
に１個のＦＩＦＯを備え該ＦＩＦＯに組立て後のデータ
とフレーム受信時のエラー有無情報とを記憶させればよ
いので、ハードウェア量が減少するという効果が生じる
。
図は本発明の通信制御装置の一実施例を示すブロック図
である。 図において、１・・・・・・組立回路、２・・・・・・
制御回路、３・・・・・・切替回路、４・・・・・・フ
ァーストイでファーストアラトンモリ（ＦＩＦＯ）、５
・・・・・・割込表示回路、６・・・・・・外部装置、
７．〜１６・・・・・・接続線。 −′−・５
である。 図において、１・・・・・・組立回路、２・・・・・・
制御回路、３・・・・・・切替回路、４・・・・・・フ
ァーストイでファーストアラトンモリ（ＦＩＦＯ）、５
・・・・・・割込表示回路、６・・・・・・外部装置、
７．〜１６・・・・・・接続線。 −′−・５
Claims (1)
- １個の先入れ先出しメモリを備え、ハイレベルデータリ
ンク制御手順のフレーム受信に際し組立て後の受信デー
タとフレーム受信時のエラー有無情報とを前記先入れ先
出しメモリに記憶させるようになすことを特徴とする通
信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988684A JPS6129242A (ja) | 1984-07-19 | 1984-07-19 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14988684A JPS6129242A (ja) | 1984-07-19 | 1984-07-19 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129242A true JPS6129242A (ja) | 1986-02-10 |
Family
ID=15484784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14988684A Pending JPS6129242A (ja) | 1984-07-19 | 1984-07-19 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012114525A1 (ja) * | 2011-02-25 | 2012-08-30 | 三菱電機株式会社 | 制御装置、制御システムおよび通信方法 |
-
1984
- 1984-07-19 JP JP14988684A patent/JPS6129242A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012114525A1 (ja) * | 2011-02-25 | 2012-08-30 | 三菱電機株式会社 | 制御装置、制御システムおよび通信方法 |
| KR101499375B1 (ko) * | 2011-02-25 | 2015-03-05 | 미쓰비시덴키 가부시키가이샤 | 제어 장치, 제어 시스템 및 통신 방법 |
| US9141523B2 (en) | 2011-02-25 | 2015-09-22 | Mitsubishi Electric Corporation | Control apparatus, control system, and communication method for controlling one or more motors in serial communication with a controller |
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